參數(shù)資料
型號(hào)： OR4E2
廠商： Lineage Power
英文描述： Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
中文描述： 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列）
文件頁(yè)數(shù)： 30/132頁(yè)
文件大小： 2667K
代理商： OR4E2
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30
Lucent Technologies Inc.
Preliminary Data Sheet
August 2000
ORCA Series 4 FPGAs
Embedded Block RAM
(continued)
Table 11. Constant Multiplier Signals
Table 12. 8 x 8 Multiplier Signals
Table 13. CAM Signals
Port Signals
AR0[15:0]
AW(1:0)[8:0]
D(1:0)[17:0]
CKW[0:1]
CKR[0:1]
CSW[1:0]
CSR[1:0]
Q[23:0]
I/O
I
I
I
I
I
I
I
O
Function
Data input—operand.
Address bits.
Data inputs to load memory or change coefficient.
Positive-edge write port clock.
Positive-edge read port clock. Used for synchronous multiply mode.
Active-high write enable.
Active-high read enable.
Data outputs—product result.
Port Signals
AR0[7:0]
AR1[7:0]
AW(1:0)[8:0]
D(1:0)[17:0]
CKW[0:1]
CKR[0:1]
CSW[1:0]
CSR[1:0]
BW(1:0)[1:0]
Q[15:0]
I/O
I
I
I
I
I
I
I
I
I
O
Function
Data input—multiplicand.
Data input—multiplier.
Address bits for memory.
Data inputs to load memory.
Positive-edge write port clock.
Positive-edge read port clock. Used for synchronous multiply mode.
Active-high write enable.
Active-high enables. For enabling address registers.
Byte-lane write for loading memory.
Data outputs—product.
Port Signals
AR(1:0)[7:0]
AW(1:0)[8:0]
D(1:0)[17]
D(1:0)[16]
D(1:0)[3:0]
CSW[1:0]
CSR[1:0]
Q(1:0)15:0]
I/O
I
I
I
I
I
I
I
O
Function
Data match.
Data write.
Clear data active-high.
Single match active-high.
CAM address for data write.
Active-high write enable. Enable for CAM data write.
Active-high enable data registers. Enable for CAM data registers.
Decoded data outputs. 1 corresponds to a data match at that address location.
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PDF描述
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OR4E6 Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列)
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ORT8850 Field-Programmable System Chip(現(xiàn)場(chǎng)可編程系統(tǒng)芯片)
OS8740230 Si Optical Receiver, 40 - 870MHz, 225mA max. @ 24VDC
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