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參數(shù)資料
| 型號： | MT48LC32M4A2P-7ELIT:G |
| 元件分類： | DRAM |
| 英文描述： | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| 封裝： | 0.400 INCH, LEAD FREE, PLASTIC, TSOP2-54 |
| 文件頁數(shù)： | 53/74頁 |
| 文件大?。?/td> | 2385K |
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PDF: 09005aef8091e66d/Source: 09005aef8091e625
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128MSDRAM_2.fm - Rev. N 1/09 EN
57
1999 Micron Technology, Inc. All rights reserved.
128Mb: x4, x8, x16 SDRAM
Timing Diagrams
Figure 41:
Self Refresh Mode
Notes:
1. No maximum time limit for self refresh. tRAS MAX applies to non-self refresh mode.
2. tXSR requires minimum of 2 clocks regardless of frequency or timing.
3. Self refresh mode not supported on automotive temperature (AT) devices.
tCH
tCL
tCK
tRP
CKE
CLK
DQ
Enter self refresh mode
Precharge all
active banks
tXSR
CLK stable prior to exiting
self refresh mode
Exit self refresh mode
(Restart refresh time base)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
DON’T CARE
COMMAND
tCMH
tCMS
AUTO
REFRESH
PRECHARGE
NOP
or COMMAND
INHIBIT
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
BA0, BA1
BANK(S)
(
)
(
)
(
)
(
)
High-Z
tCKS
AH
AS
AUTO
REFRESH
tRAS min1
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
tCKH
tCKS
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
t
A0–A9, A11
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
ALL BANKS
SINGLE BANK
A10
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
T0
T1
T2
≥
Tn + 1
To + 1
To + 2
(
)
(
)
(
)
(
)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
| MT57W4MH9CF-6 | 4M X 9 DDR SRAM, 0.5 ns, PBGA165 |
| MT58L128L36D1T-5IT | 128K X 36 STANDARD SRAM, 2.8 ns, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT48LC32M4A2TG | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:SYNCHRONOUS DRAM |
| MT48LC32M4A2TG-75 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:SYNCHRONOUS DRAM |
| MT48LC32M4A2TG-75IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:SYNCHRONOUS DRAM |
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