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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 432/546頁 |
| 文件大小： | 5994K |
| 代理商： | MPC8240 |
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14-10
MPC8240 Integrated Processor User's Manual
MOTOROLA
Peripheral Logic Power Management
assertion of NMI (PICR1[MCP_EN] is set to recognize NMI) or a hard reset brings the
peripheral logic out of the sleep mode and into the full-power state. In addition, external
interrupts to the EPIC unit or to the processor core wake the core logic up from the sleep
state. PMCR[PM] is always cleared after the core logic is awakened from the sleep state.
14.3.1.4.1 System Memory Refresh during Sleep Mode
In sleep mode, the system memory contents can be maintained either by enabling the
memorys self refresh mode or by having the operating system copy all the memory
contents to the hard disk before the peripheral logic enters the sleep state. Alternatively, the
MCP8240 refresh logic continues to perform the refresh function in sleep mode if
PMCR[LP_REF_EN] is set. In this case, MCCR1[SREN] is used to determine whether the
refresh is a self refresh (SREN = 1) or a CBR refresh (SREN = 0). If LP_REF_EN is
cleared, the refresh operations stop when the MPC8240 enters the sleep mode.
When the core logic is in the sleep state, using CBR refresh, and keeping the PLL in locked
operation, the wake up latency is comparable to that of nap mode (a few processor clocks).
However, additional wake up latency is incurred if the system uses the self refresh mode
and/or turns off the PLL during the sleep state.
14.3.1.4.2 Disabling the PLL during Sleep Mode
In the peripheral logic sleep mode, the PLL for the peripheral logic block and the
PCI_SYNC_IN input may be disabled by an external power management controller (PMC)
for further power saving. The PLL can be disabled by setting the PLL_CFG(0D4) pins to
the PLL bypass mode. Disabling the PLL and/or the PCI_SYNC_IN input during sleep
mode should not occur until after the assertion of QACK, ensuring that the processor is in
either nap or sleep mode.
If the peripheral logic PLL is disabled, the external PMC chip should trap all the wake up
events so that it can turn on the PLL (to guarantee the relock time) and/or the
PCI_SYNC_IN input before forwarding the wake up event to the MPC8240. When
recovering from sleep mode, the external PMC has to re-enable the PLL and
PCI_SYNC_IN Trst, and then wake up the MPC8240 (using any of the wake-up methods)
after 100 μs of PLL relock time.
14.3.1.4.3 PCI Transactions in Sleep Mode
PCI transactions are not serviced in peripheral logic sleep mode. It is important to guarantee
that no new PCI transactions will occur before the PMCR is programmed for sleep mode.
14.3.1.4.4 SDRAM Paging During Sleep Mode
SDRAM systems that have paging mode enabled must disable paging mode before entering
the sleep mode, to avoid memory loss and corruption. After the peripheral logic exits the
sleep mode and returns to the full-power state, paging mode can once again be enabled.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
| MPC8241LVR166D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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