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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 301/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 8. PCI Bus Interface
8-7
PCI Bus Protocol
BE[0D3] and PAR signals in their prior states. In this situation, the only way for another
agent to use the PCI bus is by waking the MPC8240. In nap and doze power-saving modes,
the arbiter continues to operate allowing other PCI devices to run transactions.
8.3 PCI Bus Protocol
This section provides a general description of the PCI bus protocol. SpeciTc PCI bus
transactions are described in Section 8.4, òPCI Bus Transactions.ó Refer to Figure 8-2,
Figure 8-3, Figure 8-4, and Figure 8-5 for examples of the transfer-control mechanisms
described in this section.
All signals are sampled on the rising edge of the PCI bus clock (PCI_SYNC_IN). Each
signal has a setup and hold aperture with respect to the rising clock edge, in which
transitions are not allowed. Outside this aperture, signal values or transitions have no
signiTcance.
8.3.1 Basic Transfer Control
The basic PCI bus transfer mechanism is a burst. A burst is composed of an address phase
followed by one or more data phases. Fundamentally, all PCI data transfers are controlled
by three signalsFRAME (frame), IRDY (initiator ready), and TRDY (target ready). An
initiator asserts FRAME to indicate the beginning of a PCI bus transaction and negates
FRAME to indicate the end of a PCI bus transaction. An initiator negates IRDY to force
wait cycles. A target negates TRDY to force wait cycles.
The PCI bus is considered idle when both FRAME and IRDY are negated. The Trst clock
cycle in which FRAME is asserted indicates the beginning of the address phase. The
address and bus command code are transferred in that Trst cycle. The next cycle begins the
Trst of one or more data phases. Data is transferred between initiator and target in each
cycle that both IRDY and TRDY are asserted. Wait cycles may be inserted in a data phase
by the initiator (by negating IRDY) or by the target (by negating TRDY).
Once an initiator has asserted IRDY, it cannot change IRDY or FRAME until the current
data phase completes regardless of the state of TRDY. Once a target has asserted TRDY or
STOP, it cannot change DEVSEL, TRDY, or STOP until the current data phase completes.
In simpler terms, once an initiator or target has committed to the data transfer, it cannot
change its mind.
When the initiator intends to complete only one more data transfer (which could be
immediately after the address phase), FRAME is negated and IRDY is asserted (or kept
asserted) indicating the initiator is ready. After the target indicates the Tnal data transfer (by
asserting TRDY), the PCI bus may return to the idle state (both FRAME and IRDY are
negated) unless a fast back-to-back transaction is in progress. In the case of a fast back-to-
back transaction, an address phase immediately follows the last data phase.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC8260ACZU | MPC826xA (HiP4) Family Hardware Specifications |
| MPC8260CZU | MPC826xA (HiP4) Family Hardware Specifications |
| MPC8264ACZU | MPC826xA (HiP4) Family Hardware Specifications |
| MPC8264AZU | MPC826xA (HiP4) Family Hardware Specifications |
| MPC8264CZU | MPC826xA (HiP4) Family Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC8240EC | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications |
| MPC8241 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications |
| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
| MPC8241LVR166D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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