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參數(shù)資料
| 型號： | FDC37C666GT |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| 中文描述： | 1 Mbps, IDE COMPATIBLE, FLOPPY DISK DRIVE CONTROLLER, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 90/152頁 |
| 文件大小： | 621K |
| 代理商： | FDC37C666GT |
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90
Table 38 - Register Summary for an Individual UART Channel (continued)
BIT 2
BIT 3
BIT 4
Data Bit 2
Data Bit 2
Enable
Receiver Line
Status
Interrupt
(ELSI)
Interrupt ID
Bit
Bit (Note 5)
BIT 5
BIT 6
BIT 7
Data Bit 3
Data Bit 4
Data Bit 5
Data Bit 6
Data Bit 7
Data Bit 3
Data Bit 4
Data Bit 5
Data Bit 6
Data Bit 7
Enable
MODEM
Status
Interrupt
(EMSI)
0
0
0
0
Interrupt ID
0
0
FIFOs
Enabled
(Note 5)
RCVR Trigger
LSB
FIFOs
Enabled
(Note 5)
RCVR Trigger
MSB
XMIT FIFO
Reset
DMA Mode
Select (Note
6)
Parity Enable
(PEN)
Reserved
Reserved
Number of
Stop Bits
(STB)
OUT1
(Note 3)
Parity Error
(PE)
Even Parity
Select (EPS)
Stick Parity
Set Break
Divisor Latch
Access Bit
(DLAB)
0
OUT2
(Note 3)
Framing Error
(FE)
Loop
0
0
Break
Interrupt (BI)
Transmitter
Holding
Register
(THRE)
Data Set
Ready (DSR)
Transmitter
Empty
(TEMT) (Note
2)
Ring Indicator
(RI)
Error in
RCVR FIFO
(Note 5)
Trailing Edge
Ring Indicator
(TERI)
Bit 2
Bit 2
Bit 10
Delta Data
Carrier Detect
(DDCD)
Bit 3
Bit 3
Bit 11
Clear to Send
(CTS)
Data Carrier
Detect (DCD)
Bit 7
Bit 7
Bit 15
Bit 4
Bit 4
Bit 12
Bit 5
Bit 5
Bit 13
Bit 6
Bit 6
Bit 14
Note 3: This bit no longer has a pin associated with it.
Note 4: When operating in the XT mode, this register is not available.
Note 5: These bits are always zero in the non-FIFO mode.
Note 6: Writing a one to this bit has no effect. DMA modes are not supported in this chip.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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