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參數(shù)資料
| 型號(hào)： | FDC37C666GT |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| 中文描述： | 1 Mbps, IDE COMPATIBLE, FLOPPY DISK DRIVE CONTROLLER, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 120/152頁 |
| 文件大小： | 621K |
| 代理商： | FDC37C666GT |
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120
CR0
This register can only be accessed when the
FDC is in the Configuration Mode and after the
CSR has been initialized to 00H. The default
value of this register after power up is 3BH for
the
FDC37C665GT
FDC37C666GT.
and
2BH
for
the
Table 47 - CR0
BIT NO.
0
BIT NAME
IDE ENABLE
DESCRIPTION
A high level on this bit, enables the IDE (Default). A low level on
this bit disables the IDE.
A high level on this bit sets the IDE to AT type (Default). A low
level on this bit sets the IDE to XT type.
(This bit is Reserved - set to '0').
A high level on this bit, supplies power to the FDC (Default). A
low level on this bit puts the FDC in low power mode.
A high level on this bit, enables the FDC (Default for
FDC37C665GT). A low level on this bit disables the FDC
(Default for FDC37C665GT).
6 5
0 0Osc ON, Baud Rate Generator (BRG) Clock Enabled.
0 1Osc is On, BRG Clock is ON when PWRGD is active. When
PWRGD is inactive, Osc is off and BRG Clock is Disabled
(Default).
1 0(same as 0 1 case)
1 1Osc OFF, BR Generator Clock Disabled
A high level on this software controlled bit indicates that a valid
configuration cycle has occurred. The control software must take
care to set this bit at the appropriate times. Set to zero after
power up.
1
IDE AT/XT
2
3
RESR
FDC POWER
4
FDC ENABLE
5,6
OSC
7
VALID
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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