參數(shù)資料
型號: EVAL-ADUC7036QSPZ
廠商: Analog Devices Inc
文件頁數(shù): 24/132頁
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描述: BOARD EVAL FOR ADUC7036
設(shè)計資源: EVAL-ADUC7036 Schematic & Brd Outline
EVAL ADUC7036 Gerber Files
標(biāo)準(zhǔn)包裝: 1
系列: QuickStart™ PLUS 套件
主要目的: 電源管理,電池監(jiān)控器
嵌入式: 是,MCU,16/32 位
已用 IC / 零件: ADuC7036
已供物品: 板,線纜,文檔,仿真器,電源,軟件
ADuC7036
Rev. C | Page 12 of 132
Table 4. SPI Slave Mode Timing—Phase Mode = 1
Parameter
Description
Min
Typ
Max
Unit
t
SS
SS to SCLK edge
0.5 tSL
ns
tSL
SCLK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge2
(3 × tUCLK) + (2 × tHCLK)
ns
tDSU
Data input setup time before SCLK edge
0
ns
tDHD
Data input hold time after SCLK edge2
4 × tUCLK
ns
tDF
Data output fall time
3.5
ns
tDR
Data output rise time
3.5
ns
tSR
SCLK rise time
3.5
ns
tSF
SCLK fall time
3.5
ns
tSFS
SS high after SCLK edge
0.5 tSL
ns
1 tHCLK depends on the clock divider (CD) bits in the POWCON MMR. tHCLK = tUCLK/2CD.
2 tUCLK = 48.8 ns. It corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
MOSI
MSB IN
BITS[6:1]
LSB IN
tDSU
tDHD
SCLK
(POLARITY = 0)
SS
SCLK
(POLARITY = 1)
tSH
tSS
tSL
tSR
tSF
tDAV
MISO
LSB
BITS[6:1]
MSB
tDF
tDR
tSFS
07
47
4-
00
4
Figure 4. SPI Slave Mode Timing—Phase Mode = 1
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PDF描述
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參數(shù)描述
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