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參數資料
| 型號： | CPU32RM |
| 英文描述： | CPU32 Reference Manual |
| 中文描述： | CPU32參考手冊 |
| 文件頁數： | 309/330頁 |
| 文件大?。?/td> | 1751K |
| 代理商： | CPU32RM |
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CPU32
REFERENCE MANUAL
INSTRUCTION EXECUTION TIMING
MOTOROLA
8-9
8.2.3 Timing Example 3: Negative Tails
This example (Figure 8-7) shows how to use negative tail figures for branches and oth-
er change-of-flow instructions. In this example, bus speed is assumed to be four clocks
per access. Instruction three is at the branch destination.
Instructions
MOVEQ#7, D1
BRA.WFARAWAY
MOVE.LD1, D0
Although the CPU32 has a two-word instruction pipeline, internal delay causes mini-
mum branch instruction time to be three bus cycles. The negative tail is a reminder that
an extra two clocks are available for prefetching a third word on a fast bus — on a slow-
er bus, there is no extra time for the third word.
Figure 8-7 Example 3 — Branch Negative Tail
Example 3 illustrates three different aspects of instruction time calculation:
The branch instruction does not attempt to prefetch beyond the minimum number of
words needed for itself.
The negative tail allows execution to begin sooner than would a three-word pipeline.
There is a one-clock delay due to late arrival of the displacement at the CPU.
Only changes of flow require negative tail calculation, but the concept can be gener-
alized to any instruction — only two words are required to be in the pipeline, but up to
three words may be present. When there is an opportunity for an extra prefetch, it is
made. A prefetch to replace an instruction can begin ahead of the instruction, resulting
in a faster processor.
INSTRUCTION
CONTROLLER
MOVEQ
OFFSET
CALC
9
BRANCH OFFSET
BRA.W FARAWAY
TAKEN
TAKEN
FETCH MOVE.L
FETCH NEXT
INSTRUCTION
PREFETCH
MOVE
TO D0
MOVE.L D1,D0
MOVEQ #7,D1
CLOCK
1
2
3
4
5
6
7
8
9
0
1
2
3
4
5
6
7
8
BUS
CONTROLLER
EXECUTION
TIME
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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