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參數(shù)資料
| 型號(hào)： | AM8530 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Serial Communications Controller |
| 中文描述： | 串行通信控制器 |
| 文件頁(yè)數(shù)： | 78/194頁(yè) |
| 文件大?。?/td> | 797K |
| 代理商： | AM8530 |
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Data Communication Modes Functional Description
AMD
4–26
10216A-018A
D
C0
C8
D
C1
C9
D
C2
C10C11C12C13C14C15
D
C3
D
C4
C5
C6
C7
Residue
Code
0 1 2
0 1 1
D
D
D
C0
C8
C9
D
C1
C9
C10C11C12C13C14C15
D
C2
C10C11C12C13C14
D
C3
C4
C5
C6
C7
C8
Residue
Code
0 1 2
1 1 1
D
D
D
D
D
C0
C8
C10C11C12C13C14C15
C1
C9
C2
C10C11C12C13
C3
C4
C5
C6
C8
C7
C9
Residue
Code
0 1 2
0 0 0
D
D
D
D
D
C0
C8
C1
C9
C2
C10C11C12
C3
C4
C5
C8
C6
C9
C7
C10C11C12C13C14C15
Residue
Code
0 1 2
1 0 0
D
D
D
D
D
D
D
D
D
D
C0
C8
C
12
C1
C9
C
13
C2
C10C11
C
14
C3
C4
C
8
C5
C
9
C6
C
10
C7
C
11
Residue
Code
0 1 2
0 1 0
D
D
D
C
15
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
C0
C8
C
13
C1
C9
C
14
C2
C10
C
15
C3
C
8
C4
C
9
C5
C
10
C6
C
11
C7
C
12
Residue
Code
0 1 2
1 1 0
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
C0
C8
C
14
C1
C9
C
15
C2
C
8
C3
C
9
C4
C
10
C5
C
11
C6
C
12
C7
C
13
Residue
Code
0 1 2
0 0 1
D
D
D
D
D
(No Residue)
(One Residue Bit)
(Two Residue Bits)
(3 Residue Bits)
(4 Residue Bits)
(5 Residue Bits)
(6 Residue Bits)
D
D
D
D
D
D
D
D
D
D
C0
C8
C
15
C1
C
8
C2
C
9
C3
C
10
C4
C
11
C5
C
12
C6
C
13
C7
C
14
Residue
Code
0 1 2
1 0 1
D
D
D
D
D
(7 Residue Bits)
Figure 4–18. Eight Bits/Character
4.7.3
Once character assembly begins characters are assembled according to the number of
bits per character specified until an end of frame flag is detected. When this condition is
detected, the receiver transfers the contents of the Receive Shift Register into the Re-
ceive Data FIFO regardless of the number of bits assembled, and the Residue Code, the
CRC Error bit, and EOF Status bit are latched in the Receive Error FIFO.
End of Frame (EOF)
If either the Rx Interrupt on Special Condition Only or Rx Interrupt on First Character or
Special Condition mode is selected, an interrupt will be generated when the EOF Status
bit reaches the top of the Error FIFO, but only after its associated character is read from
the Receive Data FIFO. When the character is read the FIFO will be locked, that is, the
EOF Status bit remains set for all subsequent characters received until reset by the Error
Reset Command. The processor may then read RR1 to determine the CRC status and
Residue Code of the frame and issue an Error Reset command in WR0 to unlock the Re-
ceive Data FIFO.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM8530H | Serial Communications Controller |
| AM85C30-10PC | Enhanced Serial Communications Controller |
| Am85C30 | Serial Communications Controller |
| AM85C30 | Enhanced Serial Communications Controller |
| AM85C30-8PC | Enhanced Serial Communications Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM8530ADC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530ADCB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530AJC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530APC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530DC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
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