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參數(shù)資料
| 型號： | AK4368EG |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 英文描述： | DAC with built-in PLL & HP-AMP |
| 中文描述： | DAC，帶有內(nèi)置的鎖相環(huán) |
| 文件頁數(shù)： | 24/60頁 |
| 文件大?。?/td> | 817K |
| 代理商： | AK4368EG |
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ASAHI KASEI
[AK4368EG]
MS0529-E-00
2006/07
- 24 -
ALC Operation
The ALC (Automatic Level Control) is controlled by the ALC block when ALC bit is “1”. When ALC bit = “0”, the gain
of ALC block is fixed to 0dB.
[1] ALC Limiter Operation
During ALC limiter operation, when either the left or right channel exceeds the ALC limiter detection level (
6.0dBFS),
the volume of both channel (same value) are attenuated automatically by the amount defined by the ALC limiter ATT step
(LMAT1-0 bits, Table 13). The volume is changed by the ALC limiter operation at the individual zero crossing points of
the left and right channels, or at the zero crossing timeout. ROTM1-0 bits set the zero crossing timeout period of both the
ALC limiter and recovery operation (Table 12). Then the volume is set to the same value for both channels.
ALC Recovery Operation Waiting Period, Zero Crossing Timeout Period
ROTM1
ROTM0
fs=16kHz
fs=22.05kHz
0
0
1024/fs
64ms
46ms
0
1
2048/fs
128ms
93ms
1
0
4096/fs
256ms
186ms
1
1
Reserved
-
-
Table 12. ALC Recovery Operation Waiting Period, Zero Crossing Timeout Period
ALC Limiter ATT Step
LMAT1
LMAT0
ALC Output
≥
6.0dBFS
0dBFS
0
0
1
0
1
2
1
0
2
1
1
2
Table 13. ALC Limiter ATT Step
Default
fs=24kHz
43ms
85ms
171ms
-
fs=32kHz
32ms
64ms
128ms
-
fs=44.1kHz
23ms
46ms
93ms
-
fs=48kHz
21ms
43ms
85ms
-
ALC Output
≥
ALC Output
≥
+6dBFS
1
2
4
4
ALC Output
≥
+12dBFS
1
2
4
8
1
2
2
4
Default
相關PDF資料 |
PDF描述 |
|---|---|
| AK4370 | 24-Bit 2ch DAC with HP-AMP & Output Mixer |
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參數(shù)描述 |
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