參數(shù)資料
型號(hào)： ADSP-21060LCWZ-160
廠商： ANALOG DEVICES INC
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： 48-BIT, 40 MHz, OTHER DSP, CQFP240
封裝： THERMALLY ENHANCED, METRIC, HEAT SINK, CERAMIC, QFP-240
文件頁(yè)數(shù)： 29/48頁(yè)
文件大?。?/td> 481K
代理商： ADSP-21060LCWZ-160
ADSP-21060C/ADSP-21060LC
–35–
REV. B
Serial Ports
ADSP-21060C
ADSP-21060LC
Parameter
Min
Max
Min
Max
Unit
External Clock
Timing Requirements:
tSFSE
TFS/RFS Setup before TCLK/RCLK
1
3.5
ns
tHFSE
TFS/RFS Hold after TCLK/RCLK
1, 2
44ns
tSDRE
Receive Data Setup before RCLK
1
1.5
ns
tHDRE
Receive Data Hold after RCLK
1
44ns
tSCLKW
TCLK/RCLK Width
9.5
ns
tSCLK
TCLK/RCLK Period
tCK
ns
Internal Clock
Timing Requirements:
tSFSI
TFS Setup before TCLK
1; RFS Setup
before RCLK
1
88ns
tHFSI
TFS/RFS Hold after TCLK/RCLK
1, 2
11ns
tSDRI
Receive Data Setup before RCLK
1
33ns
tHDRI
Receive Data Hold after RCLK
1
33ns
External or Internal Clock
Switching Characteristics:
tDFSE
RFS Delay after RCLK (Internally
Generated RFS)
3
13
ns
tHOFSE
RFS Hold after RCLK (Internally
Generated RFS)
3
33ns
External Clock
Switching Characteristics:
tDFSE
TFS Delay after TCLK (Internally
Generated TFS)
3
13
ns
tHOFSE
TFS Hold after TCLK (Internally
Generated TFS)
3
33ns
tDDTE
Transmit Data Delay after TCLK
3
16
ns
tHODTE
Transmit Data Hold after TCLK
3
55ns
Internal Clock
Switching Characteristics:
tDFSI
TFS Delay after TCLK (Internally
Generated TFS)
3
4.5
ns
tHOFSI
TFS Hold after TCLK (Internally
Generated TFS)
3
–1.5
ns
tDDTI
Transmit Data Delay after TCLK
3
7.5
ns
tHDTI
Transmit Data Hold after TCLK
3
00ns
tSCLKIW
TCLK/RCLK Width
(tSCLK/2) – 2
(tSCLK/2) + 2
(tSCLK/2) – 2.5
(tSCLK/2) + 2.5
ns
Enable and Three-State
Switching Characteristics:
tDDTEN
Data Enable from External TCLK
3
3.5
4.0
ns
tDDTTE
Data Disable from External TCLK
3
10.5
ns
tDDTIN
Data Enable from Internal TCLK
3
00ns
tDDTTI
Data Disable from Internal TCLK
3
33
ns
tDCLK
TCLK/RCLK Delay from CLKIN
22 + 3DT/8
ns
tDPTR
SPORT Disable after CLKIN
17
ns
Gated SCLK with External TFS
(Mesh Multiprocessing)
4
Timing Requirements:
tSTFSCK
TFS Setup before CLKIN
5
ns
tHTFSCK
TFS Hold after CLKIN
tCK/2
ns
External Late Frame Sync
Switching Characteristics:
tDDTLFSE
Data Delay from Late External TFS or
12
12.8
ns
External RFS with MCE = 1, MFD = 0
5
tDDTENFS
Data Enable from late FS or MCE = 1,
MFD = 0
5
3
3.5
ns
To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay & frame sync setup
and hold, 2) data delay & data setup and hold, and 3) SCLK width.
相關(guān)PDF資料
PDF描述
ADSP-TS101SKB2250X 64-BIT, 125 MHz, OTHER DSP, PBGA484
ADT70GR-REEL7 ANALOG TEMP SENSOR-VOLTAGE, 2.49-2.51V, 1Cel, RECTANGULAR, SURFACE MOUNT
ADT7462ACPZ-500RL7 DIGITAL TEMP SENSOR-SERIAL, 8BIT(s), 4Cel, SQUARE, SURFACE MOUNT
ADTSM66SV KEYPAD SWITCH, SPST, MOMENTARY-TACTILE, 0.05A, 12VDC, 3.92 N, SURFACE MOUNT-STRAIGHT
ADTS644N/KV KEYPAD SWITCH, SPST, MOMENTARY-TACTILE, 0.05A, 12VDC, 1.57 N, THROUGH HOLE-STRAIGHT
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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