參數(shù)資料
型號(hào)： ADSP-21060LCWZ-160
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 48-BIT, 40 MHz, OTHER DSP, CQFP240
封裝： THERMALLY ENHANCED, METRIC, HEAT SINK, CERAMIC, QFP-240
文件頁(yè)數(shù)： 22/48頁(yè)
文件大?。?/td> 481K
代理商： ADSP-21060LCWZ-160
ADSP-21060C/ADSP-21060LC
–29–
REV. B
ADSP-21060C
ADSP-21060LC
Parameter
Min
Max
Min
Max
Unit
Timing Requirements:
tSTSCK
SBTS Setup before CLKIN
12 + DT/2
ns
tHTSCK
SBTS Hold before CLKIN
6 + DT/2
ns
Switching Characteristics:
tMIENA
Address/Select Enable after CLKIN
–1.5 – DT/8
–1.25 – DT/8
ns
tMIENS
Strobes Enable after CLKIN
1
–1.5 – DT/8
ns
tMIENHG
HBG Enable after CLKIN
–1.5 – DT/8
ns
tMITRA
Address/Select Disable after CLKIN
0 – DT/4
0.25 – DT/4
ns
tMITRS
Strobes Disable after CLKIN
1
1.5 – DT/4
ns
tMITRHG
HBG Disable after CLKIN
2.0 – DT/4
ns
tDATEN
Data Enable after CLKIN
2
9 + 5DT/16
ns
tDATTR
Data Disable after CLKIN
2
0 – DT/8
7 – DT/8
0 – DT/8
7 – DT/8
ns
tACKEN
ACK Enable after CLKIN
2
7.5 + DT/4
ns
tACKTR
ACK Disable after CLKIN
2
–1 – DT/8
6 – DT/8
–1 – DT/8
6 – DT/8
ns
tADCEN
ADRCLK Enable after CLKIN
–2 – DT/8
ns
tADCTR
ADRCLK Disable after CLKIN
8 – DT/4
ns
tMTRHBG
Memory Interface Disable before
HBG Low3
0 + DT/8
ns
tMENHBG
Memory Interface Enable after
HBG High3
19 + DT
ns
NOTES
1Strobes =
RD, WR, SW, PAGE, DMAG.
2In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3Memory Interface = Address,
RD, WR, MSx, SW, HBG, PAGE, DMAGx, BMS (in EPROM boot mode).
Three-State Timing—Bus Master, Bus Slave,
HBR, SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
CLKIN
SBTS
ACK
tMITRA, tMITRS, tMITRHG
tSTSCK
tHTSCK
tDATTR
tDATEN
tACKTR
tACKEN
tADCTR
tADCEN
ADRCLK
DATA
tMIENA, tMIENS, tMIENHG
MEMORY
INTERFACE
Figure 19a. Three-State Timing (Bus Transition Cycle,
SBTS Assertion)
MEMORY
INTERFACE
tMENHBG
tMTRHBG
HBG
MEMORY INTERFACE = ADDRESS,
RD, WR, MSx, SW, PAGE, DMAGx. BMS (IN EPROM BOOT MODE)
Figure 19b. Three-State Timing (Host Transition Cycle)
and the
SBTS pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS pin.
相關(guān)PDF資料
PDF描述
ADSP-TS101SKB2250X 64-BIT, 125 MHz, OTHER DSP, PBGA484
ADT70GR-REEL7 ANALOG TEMP SENSOR-VOLTAGE, 2.49-2.51V, 1Cel, RECTANGULAR, SURFACE MOUNT
ADT7462ACPZ-500RL7 DIGITAL TEMP SENSOR-SERIAL, 8BIT(s), 4Cel, SQUARE, SURFACE MOUNT
ADTSM66SV KEYPAD SWITCH, SPST, MOMENTARY-TACTILE, 0.05A, 12VDC, 3.92 N, SURFACE MOUNT-STRAIGHT
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參數(shù)描述
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