參數(shù)資料
型號(hào)： TMX320DM6446ZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System on-Chip
中文描述： 數(shù)字媒體系統(tǒng)芯片
文件頁數(shù)： 127/214頁
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代理商： TMX320DM6446ZWT
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www.ti.com
P
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
Table 5-29. EMIFA/NAND Registers (continued)
HEX ADDRESS RANGE
0x01E0 0078
0x01E0 007C
0x01E0 0080 - 0x01E0 0FFF
ACRONYM
NANDF3ECC
NANDF4ECC
-
REGISTER NAME
NAND Flash 3 ECC Register (CS4 Space)
NAND Flash 4 ECC Register (CS5 Space)
Reserved
5.10.1.2
EMIFA Electrical Data/Timing
Table 5-30. Timing Requirements for Asynchronous Memory Cycles for EMIFA Module
(1)(2)
(see
Figure 5-17
and
Figure 5-18
)
-594
MIN
NO.
UNIT
MAX
READS and WRITES
2
t
w(EM_WAIT)
Pulse duration, EM_WAIT assertion and deassertion
2E
±
TBD
ns
READS
12
13
14
t
su(EMDV-EMOEH)
t
h(EMOEH-EMDIV)
t
d(EMOEL-EMWAIT)
Setup time, EM_D[15:0] valid before EM_OE high
Hold time, EM_D[15:0] valid after EM_OE high
Delay time from EM_OE low to EM_WAIT asserted
E
0
ns
ns
ns
(RST-2) * E - TBD
WRITES
28
t
d(EMWEL-EMWAIT)
RS = Read setup, RST = Read strobe, RH = Read hold, WS = Write setup, WST = Write strobe, WH = Write hold, MEW = Maximum
External Wait. These parameters are programmed via the Asynchronous Bank and Asynchronous Wait Cycle Configuration Registers.
E = 6 x DSP period in ns for EMIFA. For example, when running the DSP CPU at 594 MHz, use E = 10.1 ns.
Delay time from EM_WE low to EM_WAIT asserted
(WST-2) * E - TBD
ns
(1)
(2)
Table 5-31. Switching Characteristics Over Recommended Operating Conditions for Asynchronous
Memory Cycles for EMIFA Module
(1)(2)
(see
Figure 5-17
and
Figure 5-18
)
-594
NO.
PARAMETER
UNIT
MIN
MAX
READS and WRITES
1
t
d(TURNAROUND)
Turn around time
0
(TA + 1) * E
±
TBD
ns
READS
EMIF read cycle time (EW = 0)
EMIF read cycle time (EW = 1)
Output setup time, EM_CS[5:2] low to EM_OE low (SS
= 0)
Output setup time, EM_CS[5:2] low to EM_OE low (SS
= 1)
Output hold time, EM_OE high to EM_CS[5:2] high
(SS = 0)
Output hold time, EM_OE high to EM_CS[5:2] high
(SS = 1)
Output setup time, EM_BA[1:0] valid to EM_OE low
Output hold time, EM_OE high to EM_BA[1:0] invalid
Output setup time, EM_A[21:0] valid to EM_OE low
Output hold time, EM_OE high to EM_A[21:0] invalid
3E
±
TBD
3E
±
TBD
92 * E
±
TBD
4188 * E
±
TBD
ns
ns
3
t
c(EMRCYCLE)
E
±
TBD
(RS + 1) * E
±
TBD
ns
4
t
su(EMCSL-EMOEL)
0
ns
E
±
TBD
(RH + 1) * E
±
TBD
ns
5
t
h(EMOEH-EMCSH)
0
ns
6
7
8
9
t
su(EMBAV-EMOEL)
t
h(EMOEH-EMBAIV)
t
su(EMBAV-EMOEL)
t
h(EMOEH-EMBAIV)
E
±
TBD
E
±
TBD
E
±
TBD
E
±
TBD
(RS + 1) * E
±
TBD
(RH + 1) * E
±
TBD
(RS + 1) * E
±
TBD
(RH + 1) * E
±
TBD
ns
ns
ns
ns
(1)
RS = Read setup, RST = Read STrobe, RH = Read Hold, WS = Write Setup, WST = Write STrobe, WH = Write Hold, TA = Turn
Around, EW = Extend Wait mode, SS = Select Strobe mode. These parameters are programmed via the Asynchronous Bank and
Asynchronous Wait Cycle Configuration Registers.
E = 6 x DSP period in ns for EMIFA. For example, when running the DSP CPU at 594 MHz, use E = 10.1 ns.
(2)
Peripheral and Electrical Specifications
127
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PDF描述
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