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參數(shù)資料
| 型號(hào)： | TMX320DM6446ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)芯片 |
| 文件頁數(shù)： | 111/214頁 |
| 文件大小： | 1699K |
| 代理商： | TMX320DM6446ZWT |
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www.ti.com
P
5.8
General-Purpose Input/Output (GPIO)
5.8.1
GPIO Peripheral Register Description(s)
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
The GPIO peripheral provides general-purpose pins that can be configured as either inputs or outputs.
When configured as an output, a write to an internal register can control the state driven on the output pin.
When configured as an input, the state of the input is detectable by reading the state of an internal
register. In addition, the GPIO peripheral can produce CPU interrupts and EDMA events in different
interrupt/event generation modes. The GPIO peripheral provides generic connections to external devices.
The GPIO pins are grouped into banks of 16 pins per bank (i.e., bank 0 consists of GPIO [0:15]).
The DM6446 GPIO peripheral supports the following:
Up to 54 1.8v GPIO pins, GPIO[0:53]
Up to 17 3.3v GPIO pins, GPIO3V[0:16] (GPIO[54:70])
Interrupts:
–
Up to 8 unique GPIO[0:7] interrupts from Bank 0
–
5 GPIO bank (aggregated) interrupt signals from each of the 5 banks of GPIOs
–
Interrupts can be triggered by rising and/or falling edge, specified for each interrupt capable GPIO
signal
DMA events:
–
Up to 8 unique GPIO DMA events from Bank 0
–
5 GPIO bank (aggregated) DMA event signals from each of the 5 banks of GPIOs
Set/clear functionality: Firmware writes 1 to corresponding bit position(s) to set or to clear GPIO
signal(s). This allows multiple firmware processes to toggle GPIO output signals without critical section
protection (disable interrupts, program GPIO, re-enable interrupts, to prevent context switching to
anther process during GPIO programming).
Separate Input/Output registers
Output register in addition to set/clear so that, if preferred by firmware, some GPIO output signals can
be toggled by direct write to the output register(s).
Output register, when read, reflects output drive status. This, in addition to the input register reflecting
pin status and open-drain I/O cell, allows wired logic be implemented.
The memory map for the GPIO registers is shown in
Table 5-21
. For more detailed information on GPIOs,
see the
Documentation Support
section for the General-Purpose Input/Output (GPIO) Reference Guide.
Table 5-21. GPIO Registers
HEX ADDRESS RANGE
0x01C6 7000 - 0x01C6 7003
0x01C6 7004
0x01C6 7008
ACRONYM
PID
-
BINTEN
REGISTER NAME
Peripheral Indentification Register
Reserved
GPIO interrupt per-bank enable
GPIO Banks 0 and 1
Reserved
GPIO Banks 0 and 1 Direction Register (GPIO[0:31])
GPIO Banks 0 and 1Output Data Register (GPIO[0:31])
GPIO Banks 0 and 1 Set Data Register (GPIO[0:31])
GPIO Banks 0 and 1clear data for banks 0 and 1 (GPIO[0:31])
GPIO Banks 0 and 1 Input Data Register (GPIO[0:31])
SET_RIS_TRIG01
GPIO Banks 0 and 1 Set Rising Edge Interrupt Register (GPIO[0:31])
CLR_RIS_TRIG01
GPIO Banks 0 and 1Clear Rising Edge Interrupt Register (GPIO[0:31])
SET_FAL_TRIG01
GPIO Banks 0 and 1Set Falling Edge Interrupt Register (GPIO[0:31])
CLR_FAL_TRIG01
GPIO Banks 0 and 1Clear Falling edge Interrupt Register (GPIO[0:31])
0x01C6 700C
0x01C6 7010
0x01C6 7014
0x01C6 7018
0x01C6 701C
0x01C6 7020
0x01C6 7024
0x01C6 7028
0x01C6 702C
0x01C6 7030
-
DIR01
OUT_DATA01
SET_DATA01
CLR_DATA01
IN_DATA01
Peripheral and Electrical Specifications
111
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