參數(shù)資料
型號： TMX320DM6446ZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System on-Chip
中文描述： 數(shù)字媒體系統(tǒng)芯片
文件頁數(shù)： 101/214頁
文件大?。?/td> 1699K
代理商： TMX320DM6446ZWT
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www.ti.com
P
5.6
Clock PLLs
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
There are two independently controlled PLLs on DM6446. PLL1 generates the frequencies required for the
DSP, ARM, VICP, DMA, VPFE, and other peripherals. PLL2 generates the frequencies required for the
DDR2 interface and the VPBE in certain modes. The recommended reference clock for both PLLs is the
27-MHz crystal input. The USB2.0 PHY contains a third PLL embedded within it and the 24-MHz oscillator
is its reference clock source. This particular PLL is only usable for USB operation, and is discussed further
in the TMS320DM6446 DMSoC Universal Serial Bus (USB) Controller User's Guide (see the
Documentation Support
section).
A summary of the PLL controller registers is shown in
Table 5-11
. Refer to the ARM Subsystem User's
Guide for more details.
Table 5-11. PLL and Reset Controller Registers Memory Map
HEX ADDRESS RANGE
REGISTER ACRONYM
DESCRIPTION
PLL1 Controller Registers
Peripheral Identification and Revision Information Register
Reserved
Reset Type Register
Reserved
PLL Controller 1 Operations Control Register
Reserved
PLL Controller 1 Multiplier Control Register
Reserved
PLL Controller 1 Control-Divider 1 Register (SYSCLK1)
PLL Controller 1 Control-Divider 2 Register (SYSCLK2)
PLL Controller 1 Control-Divider 3 Register (SYSCLK3)
PLL Controller 1 Post-Divider Control Register
PLL Controller 1 Bypass Control-Divider Register (SYSCLKBP)
PLL Controller 1 Command Register
PLL Controller 1 Status Register (Shows PLLCTRL Status)
PLL Controller 1 Alignment Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 1 Divider Change Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
PLL Controller 1 Clock Enable Register
PLL Controller 1 Clock Status Register (For All Clocks Except SYSCLKx)
PLL Controller 1 System Clock Status 1 Register (Indicates SYSCLK on/off
Status)
PLL Controller 1 Control-Divider 4 Register (SYSCLK4)
PLL Controller 1 Control-Divider 5 Register (SYSCLK5)
Reserved
Peripheral Identification and Revision Information Register
Reserved
PLL Controller 2 Operations Control Register
Reserved
PLL Controller 2 Multiplier Control Register
Reserved
PLL Controller 2 Control-Divider 1 Register (SYSCLK1)
PLL Controller 2 Control-Divider 2 Register (SYSCLK2)
PLL Controller 2 Post-Divider Control Register
PLL Controller 2 Bypass Control-Divider Register (SYSCLKBP)
0x01C4 0800
0x01C4 08E0
0x01C4 08E4
PID
-
RSTYPE
-
PLLCTL
-
PLLM
-
PLLDIV1
PLLDIV2
PLLDIV3
POSTDIV
BPDIV
PLLCMD
PLLSTAT
0x01C4 08E8 - 0x01C4 08FF
0x01C4 0900
0x01C4 0908 - 0x01C4 090F
0x01C4 0910
0x01C4 0914 - 0x01C4 0917
0x01C4 0918
0x01C4 091C
0x01C4 0920
0x01C4 0928
0x01C4 092C
0x01C4 0938
0x01C4 093C
0x01C4 0940
ALNCTL
0x01C4 0944
DCHANGE
0x01C4 0948
0x01C4 094C
0x01C4 0950
CKEN
CKSTAT
SYSTAT
0x01C4 0960
0x01C4 0964
PLLDIV4
PLLDIV5
-
PID
-
PLLCTL
-
PLLM
-
PLLDIV1
PLLDIV2
POSTDIV
BPDIV
0x01C4 0968 - 0x01C4 0BFF
0x01C4 0C00
0x01C4 0C04 - 0x01C4 0CFF
0x01C4 0D00
0x01C4 0D04 - 0x01C4 0D0F
0x01C4 0D10
0x01C4 0D14 - 0x01C4 0D17
0x01C4 0D18
0x01C4 0D1C
0x01C4 0D20 - 0x01C4 0D2B
0x01C4 0D2C
Peripheral and Electrical Specifications
101
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TMX320DM6467ZUT 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Dig Media System-on- Chip RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
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