參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 79/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
79
Agere Systems Inc.
8 TMUX Registers
(continued)
8.1 TMUX Register Descriptions
This section provides a brief description of each register bit and its functionality. The abbreviations after each regis-
ter indicate if the register is read only (RO), clear-on-read/clear-on-write (COR/COW), or read/write (R/W).
Table 87. TMUX_ID_R, TMUX Identification Register (RO)
Table 88. TMUX_ONESHOT, TMUX One-Shot Register 0 to 1 (R/W)
Table 89. TMUX_RCV_TX_MODE, TMUX Receive/Transmit Mode (R/W)
Address
Bit
Name
Function
Reset
Default
0x0
0x0
0x40000
15:11
10:8
RSVD
Reserved.
TMUX_VERSION[2:0]
Block Version Number.
Block version register will
change each time the device is changed.
TMUX_ID[7:0]
Block ID Number.
7:0
0x04
Address
Bit
Name
Function
Reset
Default
0x00
0
0x40002
15:8
7
RSVD
Reserved.
B3 Signal Fail Clear.
Allows the signal fail algorithm to be
forced into the normal state.
B3 Signal Fail Set.
Allows the signal fail algorithm to be
forced into the failed state.
TMUX_B3SDCLEAR
B3 Signal Degrade Clear.
Allows the signal degrade
algorithm to be forced into the normal state.
TMUX_B3SDSET
B3 Signal Degrade Set.
Allows the signal degrade algo-
rithm to be forced into the degraded state.
TMUX_SFCLEAR
Signal Fail Clear.
Allows the signal fail algorithm to be
forced into the normal state.
TMUX_SFSET
Signal Fail Set.
Allows the signal fail algorithm to be
forced into the failed state.
TMUX_SDCLEAR
Signal Degrade Clear.
Allows the signal degrade algo-
rithm to be forced into the normal state.
TMUX_SDSET
Signal Degrade Set.
Allows the signal degrade algorithm
to be forced into the degraded state.
TMUX_B3SFCLEAR
6
TMUX_B3SFSET
0
5
0
4
0
3
0
2
0
1
0
0
0
Address
Bit
Name
Function
Reset
Default
0x000
0
0x40003
15:1
0
RSVD
Reserved.
STS-1 Mode Control Bit.
A 1 indicates that the received
and transmitted high-speed data is STS-1 data operating
at 52 MHz. A 0 indicates that the received and transmitted
high-speed data operates at 155 MHz.
TMUX_STS1MODE
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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