參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 3/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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3
Agere Systems Inc.
Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
1 Features
(continued)
I
Alarm reporting and performance monitoring per
AT&T
,
ANSI
, ITU-T, and ETSI standards.
I
Facility data link features:
— HDLC or transparent access for either ESF or
DDS + FDL frame formats.
— Register/stack access for
SLC
-96 transmit and re-
ceive data.
— Extended superframe (ESF): automatic transmis-
sion of the ESF performance report messages
(PRM). Automatic transmission of the
ANSI
T1.403 ESF performance report messages. Auto-
matic detection and transmission of the
ANSI
T1.403 ESF FDL bit-oriented codes.
— Register/stack access for all CEPT Sa bits trans-
mit and receive data.
I
HDLC features:
— HDLC or transparent mode.
— Programmable logical channel assignment: any
time slot, any bit for ISDN D-channel, also inserts/
extracts C-channels for V5.1, V5.2 interfaces.
— 64 logical channels in both transmit and receive di-
rection (any framing format).
— Maximum channel data rate: 64 kbits/s.
— Minimum channel data rate: 4 kbits/s (DS1-FDL or
E1 Sa bit).
— 128-byte FIFO per channel in both transmit and re-
ceive direction.
— Tx to Rx loopback supported.
I
System interfaces:
— Concentration highway interface: single clock and
frame sync signals; programmable clock rates at
2.048 MHz, 4.096 MHz, 8.192 MHz, and
16.384 MHz; programmable data rates at
2.048 Mbits/s, 4.096 Mbits/s, and 8.192 Mbits/s;
programmable clock edges and bit/byte offsets.
— Parallel system bus interface at 19.44 MHz for
data and signaling: single clock and frame sync
signals.
— Time-division multiplex data rate serial interface at
1.544 MHz or 2.048 MHz. Twenty-eight receive
data, clock, and frame sync signals. Twenty-eight
transmit data signals with a global clock and frame
sync.
— Network serial multiplexed interface minimal pin
count serial interface at 51.84 MHz optimized for
data and IMA applications.
1.11 System Test and Maintenance
I
A variety of loopback modes implemented on
SONET/SDH side, as well as on framer level.
I
Built-in test pattern generator and monitor config-
urable for simultaneously testing E1, DS1, DS2, and
DS3 (one channel each).
1.12 Microprocessor Interface
I
20-bit address and 16-bit data interface with 16 MHz
to 60 MHz read and write access.
I
Compatible with most industry-standard processors.
1.13 Chip Testing and Maintenance
I
IEEE
1149.1 JTAG boundary scan.
1.14 Interface to Other Agere Devices
Seamless interface to the following Agere Systems’
device:
I
TADM042G5.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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