參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 313/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
313
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 454. FRM_HCR10, Receive HDLC Channel Register 10 (R/W)
* See
Table 444 on page 309
for mapping of H and P.
Address
*
Bit
Name
Function
Reset
Default
0
0x8HP02
15
FRM_RHC_RESET
Receive HDLC Reset.
When this bit is 1, the channel is
held in reset.
RSVD
Reserved.
Must write to 0.
FRM_RENABL
Receive HDLC Enable.
When this bit is 0 and written to 1,
the channel is reinitialized (i.e., HDLC searching for open-
ing flag, transparent searching for alignment character if so
programmed) and enabled. When this bit is 1 and written to
0, any current HDLC packet will be aborted and the chan-
nel disabled. Writing the same value as currently pro-
grammed has no effect.
RSVD
Reserved.
Must write to 0.
Bits 11:0 can only be written as the channel is being enabled (i.e., bit 13 held 0 and is now being
written to 1).
11
FRM_RTHRSEL
Receive FIFO Threshold Select.
This bit selects which of
the two programmable FIFO threshold values to use for
this channel. (0 selects FRM_HRTHRSH0[9:0]
(
Table 353
), 1 selects FRM_HRTHRSH1[9:0],
Table 354
).
10
FRM_RFCS
Receive FCS Option.
Only valid in HDLC mode. When 1,
this bit indicates the FCS at the end of an HDLC packet
should be removed. A 0 indicates it should be kept as part
of the packet.
9
FRM_HRMODE
Receive Channel Mode Select.
A 0 indicates the channel
is in HDLC mode. A 1 indicates the channel is in transpar-
ent mode.
8
FRM_BYTAL
Byte Alignment.
This bit is only used in transparent mode
(forced to 1 in HDLC mode). A 0 indicates no byte align-
ment is done by the receiver. A 1 indicates that byte align-
ment will be done by the receiver once the
FRM_MATCH[7:0] code is found.
7:0
FRM_MATCH[7:0]
Transparent Mode Pattern Match.
Only valid in transpar-
ent mode with byte alignment. These bits indicate the pat-
tern to match to begin receiving transparent data (forced to
ones in HDLC mode).
14
13
0
0
12
0
0
0
0
0
0x0
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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