參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 304/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
304
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 434. FRM_ARLR2, Arbiter Link Register 2 (R/W)
(continued)
Address
*
Bit
Name
0x8LPF1
3:0
FRM_MODE[3:0]
* See
Table 429 on page 298
for values of L and P.
Table 435. FRM_ARLR3, Arbiter Link Register 3 (R/W)
This register applies to the transmit path only.
* See
Table 429 on page 298
for values of L and P.
Function
Reset Default
1011
Framing Mode.
0000 = nonalign 256 bit.
0001 = CEPT basic frame.
0010 = CEPT with CRC-4 and 100 ms timer.
0011 = CMI.
0100 = CEPT with CRC-4 and 400 ms timer.
0101 = reserved. (Future J2 - G.704.)
0110
=
reserved. (Future J2 - NTT Y.)
0111 = reserved.
1000 = nonalign 193 bits.
1001 = SF (FT bits only).
1010 = J-ESF.
1011 = ESF.
1100 = D4.
1101 = J-D4 (SF with Japanese Yellow Alarm).
1110 = DDS.
1111 =
SLC
-96.
Address
*
0x8LPF2
Bit
15
Name
Function
Reset Default
0
FRM_TP_CK_
SRC_EN
Framer Transmit Path Clock Source Enable.
0 = FRM_TP_CK_SRC bit is disabled. FRM_SW_TRN
(
Table 313 on page 246
) bit controls clock source.
1 = FRM_TP_CK_SRC bit is enabled. FRM_SW_TRN bit
is ignored.
Transmit path clock and data is selected with bits
FRM_TP_CK_SRC and FRM_TP_DD_SRC.
Transmit Path Clock Source.
0 = transmit clock comes from the frame aligner (transport
applications).
14
FRM_TP_CK_
SRC
1 = transmit clock comes from the system interface
(switching applications).
Transmit Path Default Data Source.
0 = transmit data comes from the frame aligner (transport
applications).
1
13
FRM_TP_DD_
SRC
1 = transmit data comes from the system interface
(switching applications).
Reserved.
Must write to 0.
System Frame Sync Mask.
A 1 masks the system frame
synchronization signal in the transmit framer formatter.
1
12:1
0
RSVD
0000
FRM_SYSFSM
Note:
For those applications that have jitter on the transmit
clock signal relative to the system clock signal,
enable this bit so that the jitter is isolated from the
transmit framer.
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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