參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 274/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
274
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 385. FRM_RSLR32, Receive Signaling Link Register 32 (COR)
Address
*
Bit
Name
* See
Table 383 on page 272
for values of L and R.
Function
Reset
Default
0000
0x8LR20
15:1
2
11:8
FRM_R_HGAIS[3:0]
HG AIS Detection
. Indicates the detection of AIS in the cor-
responding HG.
HG Alignment
. Indicates the alignment status for the corre-
sponding HG. A 0 indicates no alignment. A 1 indicates align-
ment for the corresponding group.
HG RDI.
Indicates the detection of three consecutive zeros in
the Sp bit position of the corresponding HG.
Time Slot 16 Multiframe Alignment Status
. A 0 indicates
that, currently, time slot 16 multiframe alignment is not estab-
lished. A 1 indicates that, currently, time slot 16 multiframe
alignment has been established.
Time Slot 16 AIS Detection Status
. If time slot 16 multi-
frame alignment is lost, this bit will reflect the detection of AIS
in time slot 16.
Reserved.
Must write to 0.
FRM_R_HGA[3:0]
0000
7:4
FRM_R_HGRDI[3:0]
0000
3
FRM_R_TS16A
0
2
FRM_R_TS16AIS
0
1:0
RSVD
0
Table 386. FRM_RSLR33, Receive Signaling Link Register 33
(
R/W)
Address
*
Bit
Name
Function
Reset
Default
0
0x8LR21
15
FRM_R_FZCON
Freeze Conversion.
When set to 1, this enables the conver-
sion of certain signaling codes when the signaling buffers
have been frozen. The code translation is 00 to 01 and 0000
to 0101 for 4-state and 16-state signaling, respectively.
Reserved.
Must write to 0.
Signaling Insertion.
A 1 enables the insertion of signaling
data into the Tx line. A 0 disables the insertion of signaling
data into the Tx line. This bit is valid in the Rx path only when
in transport mode; otherwise, it should be set to 0.
Rx Path Stomping
. For DS1 links, this bit indicates to stomp
all robbed bit signaling on voice time slots on the correspond-
ing link. Stomping of time slot 16 for CEPT links is performed
in the system interface block.
1 = will enable stomping.
0 = will disable stomping for the corresponding link.
Reserved.
Must write to 0.
Signaling Debounce
.This bit enables signal debounce on
signaling when extracted from the Rx line.
Handling Group Enable
. When set to 1 in combination with
selecting the source of signaling data to be the VT mapper,
this indicates to the signaling block that the signaling for this
link is byte sync mapped and uses the handling group format.
Manual Signaling Freeze.
Used to manually halt the signal-
ing register updates when the source of signaling data is
either the VT mapper or when the signaling is extracted from
the Rx line. A 1 halts the updates.
14:9
8
RSVD
0
0
FRM_R_SIGI
7
FRM_R_RXSTOMP
6
5
RSVD
FRM_R_SIGDEB
0
4
FRM_R_HGEN
0
3
FRM_R_MSIGFZ
0
* See
Table 383 on page 272
for values of L and R.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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