參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 444/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
444
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
19.10 Output Signal Selection (OUTSEL)
The OUTSEL logic block (in
Figure 40 on page 435
) will perform all necessary functions to overwrite the outgoing
DS1/E1 signals with the appropriate AIS clock, data, and frame synchronization.
VT/TU mapper automatic AIS, which is driven over a 28-bit internal output bus to the cross connect (XC), is gener-
ated according to the following equation:
SPEMPR_AUTO_AIS
or
VT_LOP[1—28]
or
VT_AIS[1—28]
or
(VT_H4LOMF and (VT_LOMF_AIS_INH))
or
(VT_UNEQ[1—28] and (VT_UNEQ_AIS_INH))
or
(VT_PLM[1—28] and (VT_PLM_AIS_INH))
or
(VT_J2TIM[1—28] and (VT_J2TIM_AIS_INH))
or
(VT_LOPS[1—28] and VT_LOPS_AIS_INH))
The output of the VT/TU mapper receive path will be as shown in
Figure 44 on page 458
and
Figure 45 on
page 459
.
19.11 J2 Byte Monitor and Termination (J2MON)
The J2MON logic block (in
Figure 40 on page 435
) will perform all necessary functions to monitor the incoming J2
trace identifier. The following features are implemented:
I
J2 monitoring will support five different monitoring modes defined by VT_J2MON_MODE[1—28][2:0]; see
Table 217 on page 172
:
— VT_J2MON_MODE[1—28][2:0] = 000: this mode captures an incoming 16-byte sequence and stores it in
VT_J2BYTE_DET[1—28][1—16][7:0] (
Table 222 on page 174
). TIM-V is disabled for this mode.
— VT_J2MON_MODE[1—28][2:0] = 001: this mode captures an incoming 16-byte sequence with SDH framing
and stores it in VT_J2BYTE_DET[1—28][1—16][7:0]. TIM-V is disabled for this mode.
— VT_J2MON_MODE[1—28][2:0] = 010: this mode captures a constant 1-byte sequence and stores it in
VT_J2BYTE_DET[1—28][1][7:0]. TIM-V is disabled for this mode.
— VT_J2MON_MODE[1—28][2:0] = 011: this mode monitors a 16-byte sequence with SDH framing and com-
pares it to a programmable expected value. The expected value is programmed by the user using register bits
VT_J2BYTE_EXP[1—28][1—16][7:0] (
Table 222
). The hardware frames by looking for the byte with the MSB
set to one, which indicates that the next byte is the second byte of the message. CRC is verified based on the
value programmed in VT_J2BYTE_EXP[1—28][1—16][7:0]. TIM-V is enabled for this mode.
— VT_J2MON_MODE[1—28][2:0] = 100: this mode monitors a constant 1-byte sequence and compares it to a
programmable expected value. The expected value is programmed by the user using register bits
VT_J2BYTE_EXP[1—28][1][7:0]. TIM-V is enabled for this mode.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
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