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參數(shù)資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態(tài)抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 484/784頁 |
| 文件大小： | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
484
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
Table of Contents
(continued)
Contents
Page
21.26.9 The Concentration Highway (CHI) Mode .................................................................................... 533
21.26.10 Nominal CHI Timing .................................................................................................................. 533
21.26.11 CHI Timing with CHI Double Time-Slot Timing (CHIDTS) Mode Enabled ................................ 535
21.26.12 CHI Timing with Associated Signaling Mode Enabled .............................................................. 535
21.26.13 ASM 2-Byte Time-Slot Format .................................................................................................. 536
21.26.14 CEPT: Time Slot 16 Signaling ASM 2-Byte Time-Slot Format ................................................. 537
21.26.15 CHI Offset Programming ........................................................................................................... 537
21.26.16 The Parallel Bus System Interface Mode .................................................................................. 539
21.26.17 Distributed Stuffing: DS1 .......................................................................................................... 540
21.26.18 Distributed Stuffing: E1 ............................................................................................................. 542
21.26.19 Drive to 3-State and 3-State to Drive Timing ............................................................................ 543
21.27 Serial Multiplex Interface........................................................................................................................543
21.27.1 Signals (6-Pin Mode) .................................................................................................................. 544
21.27.2 Signals (8-Pin Mode) .................................................................................................................. 544
21.27.3 Timing Diagrams ......................................................................................................................... 545
21.27.4 Time-Slot Sequencing ................................................................................................................ 546
21.27.5 Timing Between Transmit and Receive ...................................................................................... 546
21.28 Superframer Host Interface....................................................................................................................547
21.28.1 Superframer Register Addressing ............................................................................................... 547
21.29 Superframer Register Addressing..........................................................................................................548
21.29.1 Per Link Register Sections in the Above Table ........................................................................... 548
Figures
Page
Figure 53. Switching Application of the Supermapper...........................................................................................486
Figure 54. Supermapper Switching Configuration.................................................................................................487
Figure 55. Supermapper Switching Mode for Framer in DS0 Interface (Parallel or Serial) Configuration ............488
Figure 56. Transport Application of the Supermapper...........................................................................................489
Figure 57. Supermapper Transport Configuration.................................................................................................480
Figure 58. Supermapper Transport (with Intrusive Performance Monitoring) Mode .............................................491
Figure 59. DS1 Transparent Frame Structure.......................................................................................................493
Figure 60. CEPT Transparent Frame Structure ....................................................................................................494
Figure 61. HG Alignment Algorithm.......................................................................................................................504
Figure 62. Rx Data Link Block Diagram ................................................................................................................518
Figure 63. Stack Available and Stack Ready Bit Formatting.................................................................................519
Figure 64. Tx Data Link Block Diagram.................................................................................................................523
Figure 65. Receive HDLC Block Diagram.............................................................................................................526
Figure 66. Transmit HDLC FIFO Block Diagram...................................................................................................527
Figure 67. Framer PLL ..........................................................................................................................................529
Figure 68. Framer Block Transmit Path Timing Selection.....................................................................................530
Figure 69. System Loopbacks...............................................................................................................................532
Figure 70. CHI Mode of the Transmit System Interface........................................................................................533
Figure 71. Nominal Concentration Highway Interface Timing ...............................................................................534
Figure 72. CHIDTS Mode Concentration Highway Interface Timing.....................................................................535
Figure 73. Associated Signaling Mode Concentration Highway Interface Timing.................................................536
Figure 74. TCHIDATA and RCHIDATA to CHICK Relationship with FRM_CMS = 0............................................538
Figure 75. CHI TCHIDATA and RCHIDATA to CHICK Relationship with FRM_CMS = 1.....................................539
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