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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 95/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-21
Register 0F (8F)
SCSI Status Two (SSTAT 2)
(Read Only)
Bit 7 ILF1 (SIDL Most Significant Byte Full)
T his bit is set when the most significant byte in
the SCSI Input Data Latch register (SIDL)
contains data. Data is transferred from the
SCSI bus to the SCSI Input Data Latch regis-
ter before being sent to the DMA FIFO and
then to the host bus. T he SIDL register con-
tains SCSI data received asynchronously. Syn-
chronous data received does not flow through
this register.
Bit 6
ORF1 (SODR Most Significant Byte
Full)
T his bit is set when the most significant byte in
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
contains data. T he SODR register is used by
the SCSI logic as a second storage register
when sending data synchronously. It is not
accessible to the user. T his bit can be used to
determine how many bytes reside in the chip
when an error occurs.
Bit 5
OLF1 (SODL Most Significant Byte
Full)
T his bit is set when the most significant byte in
the SCSI Output Data Latch (SODL) contains
data. T he SODL register is the interface
between the DMA logic and the SCSI bus. In
synchronous mode, data is transferred from
the host bus to the SODL register, and then to
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
before being sent to the SCSI bus. In asyn-
chronous mode, data is transferred from the
host bus to the SODL register, and then to the
SCSI bus. T he SODR buffer register is not
used for asynchronous transfers. T his bit can
be used to determine how many bytes reside in
the chip when an error occurs.
Bit 4
FF4 (FIFO Flags bit 4)
T his is the most significant bit in the SCSI
FIFO Flags field, with the rest of the bits in
SSTAT 1. For a complete description of this
field, see the definition for SSTAT 1 bits 7-4.
Bit 3
SPL1(Latched SCSI parity for
SD15-8)
T his active high bit reflects the SCSI odd par-
ity signal corresponding to the data latched
into the most significant byte in the SIDL reg-
ister.
Bit 2
DIFFSE NSE SE NSE
If this bit is reset, the correct cable type has
been connected for the differential operation.
If this bit is set, a single-ended cable has been
connected to the device’s DIFFSENSE pin.
Bit 1
LDSC (Last Disconnect)
Used in conjunction with the Connected
(CON) bit in SCNT L1, this status bit allows
the user to detect the case in which a target
device disconnects, and then some SCSI
device selects or reselects, the SYM53C825A.
If the Connected bit is asserted and the LDSC
bit is asserted, a disconnect has occurred. T his
bit is set when the Connected bit in SCNT L1
is off. T his bit is cleared when a Block Move
instruction is executed while the Connected bit
in SCNT L1 is on.
Bit 0
SDP1 (SCSI SDP1 Signal)
T his bit represents the active-high current state
of the SCSI SDP1 parity signal. It is unlatched
and may be changing as it is read.
ILF1
7
ORF1
6
OLF1
5
FF4
4
SPL1
3
RES
2
LDSC
1
SDP1
0
Default>>>
0
0
0
0
X
X
1
X
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