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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 119/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-45
Register 46 (C6)
Memory Access Control (MACNT L)
Read/Write
Bits 7-4 T Y P3-0 (Chip Type)
T hese bits identify the chip type for software
purposes. T his data manual applies to devices
that have these bits set to 06h.
Bits 3 through 0 of this register are used to deter-
mine if an external bus master access is to local or
far memory. When bits 3 through 0 are set, the cor-
responding access is considered local and the
MAC/_T EST OUT pin is driven high. When these
bits are clear, the corresponding access is to far
memory and the MAC/_T EST OUT pin is driven
low. T his function is enabled after a T ransfer Con-
trol SCRIPT S instruction is executed.
Bit 3
DWR (DataWR)
T his bit is used to define if a data write is con-
sidered local memory access.
Bit 2
DRD (DataRD)
T his bit is used to define if a data read is con-
sidered local memory access.
Bit 1
PSCPT (Pointer SCRIPT S)
T his bit is used to define if a pointer to a
SCRIPT S indirect or table indirect fetch is
considered local memory access.
Bit 0
SCPT S (SCRIPT S)
T his bit is used to define if a SCRIPT S fetch is
considered local memory access.
Register 47 (C7)
General Purpose Pin Control (GPCNT L)
Read/Write
T his register is used to determine if the pins con-
trolled by the General Purpose register (GPREG)
are inputs or outputs. Bits 4-0 in GPCNT L corre-
spond to bits 4-0 in the GPREG register. When the
bits are enabled as inputs, an internal pull-up is also
enabled.
Bit 7
Master E nable
T he internal bus master signal will be pre-
sented on GPIO1 if this bit is set, regardless of
the state of Bit 1 (GPIO1_EN).
Bit 6
Fetch E nable
T he internal op code fetch signal will be pre-
sented on GPIO0 if this bit is set, regardless of
the state of Bit 0 (GPIO0_EN).
Bit 5
Reserved
Bits 4-2 GPIO4_E N–GPIO2_E N (GPIO
E nable)
T he General purpose control bits, correspond
to bits 4-2 in the GPREG register and pins 60,
59, and 57. GPIO4 powers up as a general
purpose output, and GPIO3-2 power up as
general purpose inputs.
Bits 1-0 GPIO1_E N– GPIO0_E N (GPIO
E nable)
T hese bits power up set, causing the GPIO1
and GPIO0 pins to become inputs. Resetting
these bits causes GPIO1-0 to become outputs.
TYP3
7
TYP2
6
TYP1
5
TYP0
4
DWR
3
DRD
2
PSCPT
1
SCPTS
0
Default>>>
0
1
1
0
0
0
0
0
ME
7
FE
6
RES
5
GPIO4
4
GPIO3
3
GPIO2
2
GPIO1
1
GPIO0
0
Default>>>
0
0
X
0
1
1
1
1
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