參數(shù)資料
型號(hào)： SYM53C825AE
廠(chǎng)商： LSI Corporation
英文描述： PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器)
中文描述： 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器）
文件頁(yè)數(shù)： 65/225頁(yè)
文件大小： 1237K
代理商： SYM53C825AE
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Signal Descriptions
System Pins
SYM53C825A/825AE Data Manual
4-5
Table 4-2: System Pins
Symbol
Pin No.
Type
Description
CLK
145
I
Clock provides timing for all transactions on the PCI bus and
is an input to every PCI device. All other PCI signals are sam-
pled on the rising edge of CLK , and other timing parameters
are defined with respect to this edge. T his clock can option-
ally be used as the SCSI core clock; however, the
SYM/53C825A will not be able to achieve fast SCSI transfer
rates.
Reset forces the PCI sequencer of each device to a known
state. All t/s and s/t/s signals are foced to a high impedance
state, and all internal logic is reset. T he RST / input is syn-
chronized internally to the rising edge of CLK . T he CLK
input must be active while RST / is active to properly reset the
device.
RST /
144
I
Table 4-3: Address and Data Pins
Symbol
Pin No.
Type
Description
AD(31-0)
150, 151,
153, 154,
156, 157,
159, 160, 3,
5, 6, 7, 9,
11, 12, 13,
28, 29, 30,
32, 34, 35,
36, 38, 40,
41, 43, 44,
46, 47, 49,
50
T /S
Physical longword address and data are multiplexed on the
same PCI pins. During the first clock of a transaction,
AD(31-0) contain a physical address. During subsequent
clocks, AD(31-0) contain data. A bus transaction consists of
an address phase, followed by one or more data phases. PCI
supports both read and write bursts. AD(7-0) define the least
significant byte, and AD(31-24) define the most significant
byte.
C_BE(3-0)/
,1, 15, 26,
39
T /S
Bus command and byte enables are multiplexed on the same
PCI pins. During the address phase of a transaction,
C_BE(3-0)/ define the bus command. During the data phase,
C_BE(3-0)/ are used as byte enables. T he byte enables deter-
mine which byte lanes carry meaningful data. C_BE(0)/
applies to byte 0, and C_BE(3)/ to byte 3.
Parity is the even parity bit that protects the AD(31-0) and
C_BE(3-0)/ lines. During address phase, both the address
and command bits are covered. During data phase, both data
and byte enables are covered.
PAR
25
T /S
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