- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄385894 > SYM53C825AE (LSI Corporation) PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 49/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁當(dāng)前第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁
PCI Functional Description
PCI Cache Mode
SYM53C825A/53C825AE Data Manual
3-5
another bus ownership. If the chip is transferring
multiple cache lines it will continue to transfer
until the next cache boundary is reached.
PCI Target Retry
During a Write and Invalidate transfer, if the target
device issues a retry (ST OP with no T RDY, indi-
cating that no data was transferred), the
SYM53C825A will relinquish the bus and imme-
diately try to finish the transfer on another bus
ownership. T he chip will issue another Write and
Invalidate command on the next ownership, in
accordance with the PCI specification.
PCI Target Disconnect
During a Write and Invalidate transfer, if the target
device issues a disconnect the SYM53C825A will
relinquish the bus and immediately try to finish the
transfer on another bus ownership. T he chip will
not issue another Write and Invalidate command
on the next ownership unless the address is
aligned.
Memory Read
Line Command
T his command is identical to the Memory Read
command, except that it additionally indicates that
the master intends to fetch a complete cache line.
T his command is intended to be used with bulk
sequential data transfers where the memory system
and the requesting master might gain some perfor-
mance advantage by reading up to a cache line
boundary rather than a single memory cycle.T he
Read Line Mode function that exists in the previ-
ous SYM53C8X X chips has been modified in the
SYM53C825A to reflect the PCI cache line size
register specifications. T he functionality of the
Enable Read Line bit (bit 3 in DMODE) has been
modified to more resemble the Write and Invali-
date mode in terms of conditions that must be met
before a Read Line command will be issued. How-
ever, the Read Line option will operate exactly like
the previous SYM53C8X X chips when cache
mode has been disabled by a CLSE bit reset or
when certain conditions exist in the chip
(explained below).
T he Read Line mode is enabled by setting bit 3 in
the DMODE register. If cache mode is disabled,
Read Line commands will be issued on every read
data transfer, except op code fetches, as in previ-
ous SYM53C8X X chips.
If cache mode has been enabled, a Read Line com-
mand will be issued on all read cycles, except op
code fetches, when the following conditions have
been met:
1. T he CLSE and Enable Read Line bits must be
set.
2. T he Cache Line Size register must contain a
legal burst size value (2, 4, 8, 16, 32, 64, or
128) AND that value must be less than or
equal to the DMODE burst size.
3. T he number of bytes to be transferred at the
time a cache boundary has been reached must
be equal to or greater than the DMODE burst
size.
4. T he chip must be aligned to a cache line
boundary.
When these conditions have been met, the chip
will issue a Read Line command instead of a
Memory Read during all PCI read cycles. Other-
wise, it will issue a normal Memory Read com-
mand.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C860 | Single-Chip High-Performance PCI-Ultra SCSI (Fast-20) I/O Processor(單片、高性能PCI-超級(jí)SCSI (Fast-20) I/O 處理器) |
| SYM53C875 | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| SYM53C875E | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O 處理器) |
| SYM53C876E | PCI-Dual Channel SCSI Multi-function Controller(PCI-雙通道SCSI多功能控制器) |
| SYM53C876 | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SYM53C876E(PBGA) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PQFP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C885 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| SYM53C896 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:BUS CONTROLLER |
| SYM-63LH+ | 制造商:MINI 制造商全稱:Mini-Circuits 功能描述:Frequency Mixer |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。