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參數資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數： | 103/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-29
Register 21 (A1)
Chip Test Four (CT EST 4)
Read/Write
Bit 7
BDIS (Burst Disable)
When set, this bit will cause the
SYM53C825A to perform back-to-back
cycles for all transfers. When reset, the
SYM53C825A will perform back-to-back
transfers for op code fetches and burst trans-
fers for data moves.
Bit 6
ZMOD (High Impedance Mode)
Setting this bit causes the SYM53C825A to
place all output and bidirectional pins into a
high-impedance state. In order to read data out
of the SYM53C825A, this bit must be cleared.
T his bit is intended for board-level testing only.
Do not set this bit during normal system oper-
ation.
Bit 5
ZSD (SCSI Data High Impedance)
Setting this bit causes the SYM53C825A to
place the SCSI data bus SD(15-0) and the par-
ity lines SDP(1-0) in a high-impedance state.
In order to transfer data on the SCSI bus, this
bit must be cleared.
Bit 4
SRT M (Shadow Register Test Mode)
Setting this bit allows access to the shadow reg-
isters used by memory-to-memory Move oper-
ations. When this bit is set, register accesses to
the T EMP and DSA registers are directed to
the shadow copies ST EMP (Shadow T EMP)
and SDSA (Shadow DSA). T he registers are
shadowed to prevent them from being over-
written during a memory-to-memory Move
operation. T he DSA and T EMP registers con-
tain the base address used for table indirect
calculations, and the address pointer for a call
or return instruction, respectively. T his bit is
intended for manufacturing diagnostics only
and should not be set during normal opera-
tions.
Bit 3
MPE E (Master Parity E rror E nable)
Setting this bit enables parity checking during
master data phases. A parity error during a bus
master read is detected by the SYM53C825A.
A parity error during a bus master write is
detected by the target, and the SYM53C825A
is informed of the error by the PERR/ pin
being asserted by the target. When this bit is
reset, the SYM53C825A will not interrupt if a
master parity error occurs. T his bit is reset at
power up.
Bits 2-0 FBL2-FBL0 (FIFO Byte Control)
T hese bits steer the contents of the CT EST 6
register to the appropriate byte lane of the 32-
bit DMA FIFO. If the FBL2 bit is set, then
FBL1 and FBL0 determine which of four byte
lanes can be read or written. When cleared, the
byte lane read or written is determined by the
current contents of the DNAD and DBC regis-
ters. Each of the four bytes that make up the
32-bit DMA FIFO can be accessed by writing
these bits to the proper value. For normal
operation, FBL2 must equal zero.
BDIS
7
ZMOD
6
ZSD
5
SRTM
4
MPEE
3
FBL2
2
FBL1
1
FBL0
0
Default>>>
0
0
0
0
0
0
0
0
FBL2
FBL1
FBL0
DMA FIFO
Byte lane
Pins
0
1
1
1
1
X
0
0
1
1
X
0
1
0
1
Disabled
0
1
2
3
n/a
D(7-0)
D(15-8)
D(23-16)
D(31-24)
相關PDF資料 |
PDF描述 |
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