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參數(shù)資料
| 型號： | ST7FLCD1G9M1 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 24 MHz, MICROCONTROLLER, PDSO28 |
| 封裝： | ROHS COMPLIANT, SO-28 |
| 文件頁數(shù)： | 49/96頁 |
| 文件大?。?/td> | 846K |
| 代理商： | ST7FLCD1G9M1 |
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ST7FLCD1
IC Single-Master Bus Interface
SDA/SCL Line Control
Transmitter mode: The interface holds the clock line low before transmission to wait for the
microcontroller to write the byte in the Data Register.
Receiver mode: The interface holds the clock line low after reception to wait for the microcontroller
to read the byte in the Data Register.
The SCL frequency (fSCL) is controlled by a programmable clock divider which depends on the IC
bus mode.
When the IC cell is enabled, the SDA and SCL ports must be configured as a floating open-drain
output or a floating input. In this case, the value of the external pull-up resistor used depends on the
application.
When the IC cell is disabled, the SDA and SCL ports revert to being standard I/O port pins.
Figure 28: IC Bus Protocol
Figure 29: IC Interface Block Diagram
SCL
SDA
12
8
9
MSB
ACK
Stop Condition
Start Condition
Data Register (DR)
Data Shift Register
Clock Control Register (CCR)
Status Register (SR)
Control Register (CR)
SDAI
SCLI
Interrupt
Clock Control
Data Control
SCL
SDA
Control Logic
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| ST7LNB1Y0M6 | 8-BIT, EEPROM, 8 MHz, MICROCONTROLLER, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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