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參數(shù)資料
| 型號： | SAA7392 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Channel encoder/decoder CDR60(通道編碼器/譯碼器) |
| 中文描述： | 信道編碼器/解碼器CDR60（通道編碼器/譯碼器） |
| 文件頁數(shù)： | 9/76頁 |
| 文件大?。?/td> | 246K |
| 代理商： | SAA7392 |
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2000 Mar 21
9
Philips Semiconductors
Preliminary specification
Channel encoder/decoder CDR60
SAA7392
handbook, full pagewidth
MGR794
ALE
RDi
CSi
DA0 to DA7
address (0:7)
IN
data (0:7)
OUT
td1
RDiL
th1
td2
tsu1
th2
Fig.4 Microprocessor read protocol.
Table 2
Parallel interface timing
Note
1.
T
clk
is the system clock period.
SYMBOL
DESCRIPTION
MIN.
(1)
MAX.
(1)
UNIT
t
d1
t
d2
t
h1
t
su1
t
h2
t
su2
t
h3
t
WRiL
t
h4
t
d3
t
d4
t
RDiL
Delay ALE falling to RDi/WRi falling.
Delay CSi rising to RDi/WRi falling.
CSi hold time after RDi/WRi falling.
Address setup time before ALE falling.
Address hold time after ALE falling.
Data setup time before WRi falling.
Data hold time after WRi falling.
WRi LOW time.
ALE LOW hold time after WRi LOW.
Delay data valid after RDi LOW.
Delay RDi HIGH to data out high-impedance.
RDi LOW time.
17
17
2T
clk
+ 17
17
17
0
2T
clk
+ 17
1T
clk
+ 17
3T
clk
+ 17
3T
clk
+ 128
3T
clk
+ 17
17
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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