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參數(shù)資料
| 型號： | SAA7392 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Channel encoder/decoder CDR60(通道編碼器/譯碼器) |
| 中文描述： | 信道編碼器/解碼器CDR60（通道編碼器/譯碼器） |
| 文件頁數(shù)： | 16/76頁 |
| 文件大?。?/td> | 246K |
| 代理商： | SAA7392 |
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2000 Mar 21
16
Philips Semiconductors
Preliminary specification
Channel encoder/decoder CDR60
SAA7392
7.3
System clocks
The principle clocks used in the SAA7392 are derived from the crystal oscillator input pin XTLI (alternatively, an external
clock can be connected to this pin). These clocks are the system clock (also used as the ADC clock) and the I
2
S output
bit clock (BCLK).
The system clock (f
clk
) defines the maximum operational channel rate for the device. The maximum EFM channel clock
is twice the system clock, for CD it is equivalent to system clock/(4.3
×
10
6
) which is approximately 11.5
×
CDROM for a
25 MHz system clock.
The other clock in the system is the channel data clock, this is recovered by the front-end bit recovery PLL.
Fig.5 System clock generator.
handbook, full pagewidth
MGR795
MUXSWI
XTLI
XTLO
CL1
system clock
SYSTEM
CLOCK
DIVIDER
BCLK
XTLI
M
×
XTLI
BIT
CLOCK
DIVIDER
system clock
CL1
DIVIDER
CLOCK
(1)
MULTIPLIER
×
crystal
oscillator
(1) M = 1 if MUXSWI is LOW; M = 8 if MUXSWI is HIGH.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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