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參數(shù)資料
| 型號： | SAA7392 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Channel encoder/decoder CDR60(通道編碼器/譯碼器) |
| 中文描述： | 信道編碼器/解碼器CDR60（通道編碼器/譯碼器） |
| 文件頁數(shù)： | 34/76頁 |
| 文件大?。?/td> | 246K |
| 代理商： | SAA7392 |
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2000 Mar 21
34
Philips Semiconductors
Preliminary specification
Channel encoder/decoder CDR60
SAA7392
7.9
Serial output interface
The serial data output interface consists of three signals:
WCLK (word select), BCLK (serial clock), DATAO (serial
data). The polarity of WCLK and the data can be inverted.
The FLAG signal is used to identify if there are errors in
either the LSB or MSB of the 16-bit data word. The
interfacecanbeusedasamasterorslaveinterface(BCLK
and WCLK are then inputs), selectable by register
Output1.
The serial data interface can be switched into two modes:
PhilipsI
2
SandtheEIAJformat (theprotocolcanuseeither
16, 24 or 32 BCLK clocks for each 16-bit output,
selectable by Output1 register). The formats are shown in
Figs 11 to 16.
The BCLK frequency can be selected by register
ClockPre, or input externally. If the data out rate does not
correspond with the disc speed and the bit clock data, the
FIFO will either fill or empty. FIFO underflow (STOPCK
output goes HIGH indicating absence of data) must be
avoided. If BCLK is an input, it should be stopped and
restarted again when STOPCK goes LOW. If BCLK is
output, it is automatically stopped if BCLK gate enable is
set(viaregisterClockPre);ifitisnotsetthenunpredictable
operation will result.
Fig.11 Format 1: 16 clocks/word I
2
S format.
handbook, full pagewidth
MGR800
D15
DATA
FLAG
FLAG - MSB (1 is unreliable)
FLAG - LSB
WCLK
SYNC
BCLK
D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
D1
D0
D15 D14
left
right
Fig.12 Format 2: 16 clocks/word ‘S’ format (WCLK inverted).
handbook, full pagewidth
MGR801
D15
DATA
FLAG
FLAG - MSB (1 is unreliable)
FLAG - LSB
WCLK
SYNC
BCLK
D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
D1
D0
D15 D14
right
left
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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