參數(shù)資料
型號(hào)： S3FB42F-TX
元件分類(lèi)： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 30 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, TQFP-100
文件頁(yè)數(shù)： 133/432頁(yè)
文件大?。?/td> 1172K
代理商： S3FB42F-TX
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S3FB42F
I2S BUS (INTER-IC SOUND)
17-3
Serial Data
Serial data is transmitted in two's complement with the MSB first. The MSB is transmitted first because the
transmitter and receiver may have different word lengths. It isn't necessary for the transmitter to know how many bits
the receiver can handle, nor does the receiver need to know how many bits are being transmitted.
When the system word length is greater than the transmitter word length, the word is truncated (least significant
data bits are set to 0) for data transmission. If the receiver is sent more bits than its word length, the bits after the
LSB are ignored. On the other hand, if the receiver is sent fewer bits than its word length, the missing bits are set to
zero internally. And so, the MSB has a fixed position, whereas the position of the LSB depends on the word length.
The transmitter always sends the MSB of the next word one clock period after the WS changes.
Serial data sent by the transmitter may be synchronized with either the trailing (HIGH-to-LOW) or the leading (LOW-
to-HIGH) edge of the clock signal. However, the serial data must be latched into the receiver on the leading edge of
the serial clock signal, and so there are some restrictions when transmitting data that is synchronized with the
leading edge (see Figure 17-4 and Table 17-1).
Word Select
The word select line indicates the channel being transmitted:
WS = 0; channel 1 (left);
WS = 1; channel 2 (right).
WS may change either on a trailing or leading edge of the serial clock, but it does not need to be symmetrical. In
the slave, this signal is latched on the leading edge of the clock signal. The WS line changes one clock period
before the MSB is transmitted. This allows the slave transmitter to derive synchronous timing of the serial data that
will be set up for transmission. Furthermore, it enables the receiver to store the previous word and clear the input for
the next word (see Figure 17-2).
TIMING
In the I2S format, any device can act as the system master by providing the necessary clock signals. A slave will
usually derive its internal clock signal from an external clock input. This means, taking into account the propagation
delays between master clock and the data and/or word-select signals, that the total delay is simply the sum of:
The delay between the external (master) clock and the slave's internal clock; and
The delay between the internal clock and the data and/or word-select signals.
For data and word-select inputs, the external to internal clock delay is of no consequence because it only lengthens
the effective set-up time (see Figure 17-3). The major part of the time margin is to accommodate the difference
between the propagation delay of the transmitter, and the time required to set up the receiver.
All timing requirements are specified relative to the clock period or to the minimum allowed clock period of a device.
This means that higher data rates can be used in the future.
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PDF描述
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參數(shù)描述
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