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參數(shù)資料
| 型號(hào)： | PSD833F2-15M |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52 |
| 封裝： | PLASTIC, QFP-52 |
| 文件頁數(shù)： | 69/122頁 |
| 文件大?。?/td> | 489K |
| 代理商： | PSD833F2-15M |
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PSD8XXF Family
Preliminary Information
46
The
PSD8XXF
Functional
Blocks
(cont.)
Configuration
80C251
Connecting to
Page Mode
Read/Write
PSD8XXF
Pins
WR
CNTL0
Non-Page Mode, 80C31 compatible
1
RD
CNTL1
A
[7:0] multiplex with D[7:0}
PSEN
CNTL2
2
WR
CNTL0
Non-Page Mode
PSEN only
CNTL1
A
[7:0] multiplex with D[7:0}
3
WR
CNTL0
Page Mode
PSEN only
CNTL1
A
[15:8] multiplex with D[7:0}
4
WR
CNTL0
Page Mode
RD
CNTL1
A
[15:8] multiplex with D[7:0}
PSEN
CNTL2
Table 19. 80C251 Configurations
9.3.4.3 80C51XA
The Philips 80C51XA microcontroller family supports an 8- or 16-bit multiplexed bus that
can have burst cycles. Address bits A[3:0] are not multiplexed, while A[19:4] are
multiplexed with data bits D[15:0] in 16-bit mode. In 8-bit mode, A[11:4] are multiplexed
with data bits D[7:0].
The 80C51XA can be configured to operate in eight-bit data mode. (shown in Figure 20).
The 80C51XA improves bus throughput and performance by executing Burst cycles for
code fetches. In Burst Mode, address A19-4 are latched internally by the PSD8XXF, while
the 80C51XA changes the A3-0 lines to fetch up to 16 bytes of code. The PSD access
time is then measured from address A3-A0 valid to data in valid. The PSD bus timing
requirement in Burst Mode is identical to the normal bus cycle, except the address setup
and hold time with respect to ALE does not apply.
9.3.4.4 68HC11
Figure 21 shows an interface to a 68HC11 where the PSD8XXF1 is configured in 8-bit
multiplexed mode with E and R/W settings. The DPLD can generate the READ and WR
signals for external devices.
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