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參數(shù)資料
| 型號： | PSD833F2-15M |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52 |
| 封裝： | PLASTIC, QFP-52 |
| 文件頁數(shù)： | 106/122頁 |
| 文件大小： | 489K |
| 代理商： | PSD833F2-15M |
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PSD8XXF Family
Preliminary Information
80
PSD8XXF AC/DC Parameters – CPLD Timing Parameters
(5 V ± 10% Versions)
-90
-15
PT
TURBO
Slew
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Rate
Unit
Maximum Frequency
External Feedback
1/(tSA+t COA)
26.32
21.27
MHz
Maximum Frequency
fMAXA
Internal Feedback
1/(tSA+t COA–10)
35.71
27.78
MHz
(fCNTA)
Maximum Frequency
Pipelined Data
1/(tCH A+t CLA)
41.67
35.71
MHz
tSA
Input Setup Time
8
12
Add 2 Add 10
ns
tHA
Input Hold Time
12
14
ns
tCHA
Clock Input High Time
12
15
Add 10
ns
tCLA
Clock Input Low Time
12
15
Add 10
ns
tCOA
Clock to Output Delay
30
37
Add 10 Sub 2
ns
tARDA
CPLD Array Delay
Any Micro
Cell
16
22
Add 2
ns
tMINA
Minimum Clock Period
1/ fCNTA
28
43
ns
CPLD Micro
Cell Asynchronous Clock Mode Timing (5 V ± 10% Versions)
-90
-15
PT
TURBO
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Unit
tIS
Input Setup Time
(Note 1)
0
ns
tIH
Input Hold Time
(Note 1)
20
26
Add 10
ns
tINH
NIB Input High Time
(Note 1)
12
18
ns
tINL
NIB Input Low Time
(Note 1)
12
18
ns
tINO
NIB Input to Combinatorial Delay
(Note 1)
46
59
Add 2 Add 10
ns
Input Micro
Cell Timing (5 V ± 10% Versions)
NOTE: 1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE/AS latch timings refer to tAVLX and tLXAX.
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