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參數(shù)資料
| 型號(hào)： | PSD833F2-15M |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52 |
| 封裝： | PLASTIC, QFP-52 |
| 文件頁數(shù)： | 116/122頁 |
| 文件大?。?/td> | 489K |
| 代理商： | PSD833F2-15M |
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Preliminary Information
PSD8XXF Family
89
-15
-20
PT
TURBO
Slew
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Rate
Unit
Maximum Frequency
External Feedback
1/(tSA+t COA)
19.2
16.9
MHz
Maximum Frequency
fMAXA
Internal Feedback ( fCNTA)
1/(tSA+t COA–10)
23.8
20.4
MHz
Maximum Frequency
Pipelined Data
1/(tCH A+t CLA)
27
24.4
MHz
tSA
Input Setup Time
12
13
Add 4 Add 20
ns
tHA
Input Hold Time
15
17
ns
tCHA
Clock High Time
22
25
Add 20
ns
tCLA
Clock Low Time
15
16
Add 20
ns
tCOA
Clock to Output Delay
40
46
Add 20 Sub 6
ns
tARD
CPLD Array Delay
Any Micro
Cell
29
33
Add 4
ns
tMINA
Minimum Clock Period
1/ fCNTA
42
49
ns
CPLD Micro
Cell Asynchronous Clock Mode Timing (3 V Versions)
NOTE: 1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to tAVLX and tLXAX.
-15
-20
PT
TURBO
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Unit
tIS
Input Setup Time
(Note 1)
0
ns
tIH
Input Hold Time
(Note 1)
25
30
Add 20
ns
tINH
NIB Input High Time
(Note 1)
13
15
ns
tINL
NIB Input Low Time
(Note 1)
13
15
ns
tINO
NIB Input to Combinatorial
Delay
(Note 1)
62
70
Add 4
Add 20
ns
Input Micro
Cell Timing (3 V Versions)
PSD8XXFV AC/DC Parameters – CPLD Timing Parameters
(3 V Versions)
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PDF描述 |
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