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參數(shù)資料
| 型號： | PSD833F2-15M |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52 |
| 封裝： | PLASTIC, QFP-52 |
| 文件頁數(shù)： | 119/122頁 |
| 文件大?。?/td> | 489K |
| 代理商： | PSD833F2-15M |
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PSD8XXF Family
Preliminary Information
92
-15
-20
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
tLVLX
ALE or AS Pulse Width
26
30
tAVLX
Address Setup Time
(Note 1)
10
12
ns
tLXAX
Address Hold Time
(Note 1)
12
14
ns
tAVWL
Address Valid to Leading
Edge of WR
(Notes 1 and 3)
20
25
ns
t SLWL
CS Valid to Leading Edge of WR
(Note 3)
20
25
ns
t DVWH
WR Data Setup Time
(Note 3)
45
50
ns
t WHDX
WR Data Hold Time
(Note 3)
8
10
ns
t WLWH
WR Pulse Width
(Note 3)
48
53
ns
tWHAX1
Trailing Edge of WR to Address Invalid
(Note 3)
12
17
ns
tWHAX2
Trailing Edge of WR to DPLD Address
(Notes 3 and 6)
0
ns
Input Invalid
tWHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note 3)
35
40
ns
tWLMV
WR Valid to Port Output Valid Using
Micro
Cell Register Preset/Clear
(Notes 3 and 4)
70
80
ns
tDVMV
Data Valid to Port Output Valid
Using Micro
Cell Register Preset/Clear
(Notes 3 and 5)
70
80
ns
tAVPV
Address Input Valid to Address
(Note 2)
35
40
ns
Output Delay
Write Timing (3 V Versions)
NOTES: 1. Any input used to select an internal PSD813F function.
2. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
3. WR timing has the same timing as E, LDS, UDS, WRL, and WRH signals.
4. Assuming data is stable before active write signal.
5. Assuming write is active before data becomes valid.
6. Address hold time for DPLD inputs that are used to generate chip selects for internal PSD memory.
Microcontroller Interface – PSD8XXFV AC/DC Parameters
(3 V Versions)
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參數(shù)描述 |
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| PSD833F2-90JI | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池?cái)?shù)量:10 最大工作頻率:66 MHz 延遲時(shí)間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24 |
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