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參數(shù)資料
| 型號： | LPC47B27X |
| 廠商： | SMSC Corporation |
| 英文描述： | Round, Jacket Mass-Terminated Cable, 3659/26 28 AWG, .050 (1.27) |
| 中文描述： | 100引腳增強型超的I / O LPC接口控制器 |
| 文件頁數(shù)： | 130/196頁 |
| 文件大?。?/td> | 1200K |
| 代理商： | LPC47B27X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁當前第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁
SMSC LPC47B27x
- 130 -
Rev. 08-10-04
DATASHEET
REGISTER
OFFSET
(hex)
5C
5D
5E
5F
60-7F
TYPE
R/W
R/W
R/W
R/W
R
HARD
RESET
-
-
-
-
-
VCC
POR
-
-
-
-
-
VTR POR
0x00
0x00
0x00
0x00
-
SOFT
RESET
-
-
-
-
-
REGISTER
Fan2 Preload Register
LED1
LED2
Keyboard Scan Code
Reserved – reads return 0
Note 1: This register contains some bits that are read or write only.
Note 2: Bit 0 is not cleared by HARD RESET.
Note 3: This register is read-only when GP43 register bit [3:2] = 01 and the GP43 pin is high.
Note 4: Bits [3:2] of this register are reset (cleared) on VCC POR and Hard Reset (and VTR POR).
Note 5: Bit 3 of this register is reset (cleared) on VCC POR and Hard Reset (and VTR POR).
Note 6: The parallel port interrupt defaults to 1 when the parallel port activate bit is cleared.
Note 7: Bits 2 and 3 of the PME_STS4 and SMI_STS4 registers, and bit 3 of the PME_STS5 register
may be set on a VCC POR. If GP32, GP33 and GP53 are configured as input, then their
corresponding PME and SMI status bits will be set on a VCC POR. These GPIOs cannot be
used for PME wakeup when the part is under VTR power (VCC=0).
The following registers are located at an offset from (PME_BLK) the address programmed into the base
I/O address register for Logical Device A.
Table 60 - Runtime Register Description
NAME
(hex)
PME_STS
Default = 0x00
on VTR POR
nIO_PME signal, independent of the state of the
PME_En bit.
Bit[7:1] Reserved
PME_Status is not affected by Vcc POR, SOFT RESET or
HARD RESET.
Writing a “1” to PME_Status will clear it and cause the
LPC47B27x to stop asserting nIO_PME, in enabled.
Writing a “0” to PME_Status has no effect.
N/A
01
(R)
PME_EN
Default = 0x00
on VTR POR
Bit[7:1] Reserved
PME_En is not affected by Vcc POR, SOFT RESET or
HARD RESET
N/A
03
(R)
REG OFFSET
DESCRIPTION
00
(R/W)
Bit[0] PME_Status
= 0 (default)
= 1 Set when LPC47B27x would normally assert the
Reserved – reads return 0
02
(R/W)
Bit[0] PME_En
= 0 nIO_PME signal assertion is disabled (default)
= 1 Enables LPC47B27x to assert nIO_PME signal
Reserved – reads return 0
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