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參數(shù)資料
| 型號： | LPC47B27X |
| 廠商： | SMSC Corporation |
| 英文描述： | Round, Jacket Mass-Terminated Cable, 3659/26 28 AWG, .050 (1.27) |
| 中文描述： | 100引腳增強型超的I / O LPC接口控制器 |
| 文件頁數(shù)： | 120/196頁 |
| 文件大?。?/td> | 1200K |
| 代理商： | LPC47B27X |
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SMSC LPC47B27x
- 120 -
Rev. 08-10-04
DATASHEET
FAN SPEED CONTROL AND MONITORING
The LPC47B27x implements fan speed control outputs and fan tachometer inputs. The implementation
of these features are described in the sections below.
Fan Speed Control
The fan speed control for the LPC47B27x is implemented as pulse width modulators with fan clock
speed selection.
Pins 54 and 55 are the fan speed control outputs, FAN2 and FAN1, respectively, muxed with GPIOs.
These fan control pins come up as outputs and are low following a VCC POR and Hard Reset. These
pins may not be used for wakeup events under VTR power (VCC=0).
The configuration registers are defined in the “Runtime Registers” section.
Fan Speed Control Summary
The following table illustrates the different modes for the fans.
Table 58 – Different Modes for Fan
FANx
Clock
Control
Bit
(Note 1)
(Note 2)
(Note 3)
(Note 4)
0
X
X
X
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
X
X
X
Note 1. This is FANx Register Bit 0
Note 2. This is Fan Control Register Bit 2 or 3
Note 3. This is Fan Control Register Bit 0 or 1
Note 4. This is FANx Register Bit 7
FANx Registers
The FAN1 and FAN2 Registers are located at 0x56 and 0x57 from base I/O in Logical Device A. The
bits are defined below. See the register description in the Runtime Registers section.
Fan x Clock Select Bit, D7
The Fan x Clock Select bit in the FANx registers is used with the Fan x Clock Source Select and the
Fan x Clock Multiplier bits in the Fan Control register to determine the fan speed F
OUT
. See Table 58
above.
Duty Cycle Control for Fan x, Bits D6 – D1
The Duty Cycle Control (DCC) bits determine the fan duty cycle. The LPC47B27x has
≈
1.56% duty
cycle resolution.
When DCC = “000000” (min. value), F
OUT
is always low. When DCC is “111111” (max. value), F
OUT
is
almost always high; i.e., high for 63/64
th
and low for 1/64
of the F
OUT
period.
Generally, the F
OUT
duty cycle (%) is (DCC
÷
64)
×
100.
FANx
Clock
Multiplier
Bit
FANx
Clock
Source
Select Bit
FANx
Clock
Select Bit
F
out
6-Bit Duty
Cycle
Control
bits[6:1]
(DCC)
0
1-63
-
Duty Cycle
(%)
-
(DCC/64)
100
-
0Hz – LOW
15.625kHz
23.438kHz
40Hz
60Hz
31.25kHz
46.876kHz
80Hz
120Hz
0Hz – HIGH
相關PDF資料 |
PDF描述 |
|---|---|
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