參數(shù)資料
型號(hào)： IBM3288H2848
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁(yè)數(shù)： 100/131頁(yè)
文件大?。?/td> 1679K
代理商： IBM3288H2848
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PRS28.4G
IBM Packet Routing Switch
I/O Definitions and Timing
Page 100 of 131
prs28.03.fm
August 31, 2000
Table 22: DBG_DATA Bus Definitions
(Page 1 of 2)
Bit Positions
Description
DBG_DATA Bus Definition for Sequencer Debug Bus [DBG_SELECT(0 to 2) = 001]
0 to 15
OQ Read Sequencer Timing (SEQ_T_ReadFromOQ) bus
DBG_DATA Bus Definition for Address Manager Debug Bus [DBG_SELECT(0 to 2) = 010]
0
Valid bit for Bit(1 to 4) field
1 to 4
Next Store Address from ADM to ICT - Field carries the number of the receiving input controller
port.
5
Valid bit for Bit(6 to 9) field
6 to 9
Read Address Freed by OPQ - This field carries the number of the output queue freeing an
address.
DBG_DATA Bus Definition for Clock Logic Debug Bus [DBG_SELECT(0 to 2) = 011]
0
PLL Enable
1
PLL Lock
2 to 4
RST State
5 to 7
CLOCK_GEN State
8
OCM OCD Enable
9 to 15
reserved
DBG_DATA Bus Definition for Input Controller Debug Bus [DBG_SELECT(0 to 2) = 100]
0 to 4
Byte Counter (0 to 20)
5
Row Counter (0 to 1)
6
Port Synchronized
7
CRC Error
8
Receiving data
9
Idle Packet detected
10
Control Packet detected
11
Data packet detected
12
ASA Valid
13
NSA Valid
14
Address In Time
15
Master Byte Counter Valid
DBG_DATA Bus Definition for M3 Debug 1 Bus [DBG_SELECT(0 to 2) = 101]
10 to 0
Program Counter
13 to 11
ALU Status Bits
14
reserved
15
M3 Oscillator
DBG_DATA Bus Definition for M3 Debug 2 Bus [DBG_SELECT(0 to 2) = 110]
1 to 0
from IDCD_CC unit
2
MUXR_CNTL
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PDF描述
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