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參數(shù)資料
| 型號： | GS4910BCNE3 |
| 廠商： | Gennum Corporation |
| 英文描述： | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
| 中文描述： | 高清/標清/圖形時鐘和定時發(fā)生器鎖相 |
| 文件頁數(shù)： | 85/113頁 |
| 文件大?。?/td> | 1017K |
| 代理商： | GS4910BCNE3 |
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GS4911B/GS4910B Data Sheet
36655 - 2
April 2006
85 of 113
Clock_Phase_Offset
1Dh
15-0
Phase_Offset - The output clock and data phase may
be offset with respect to the input reference by the
number of increments programmed in this register. The
increment step size depends on the video clock
frequency.
The encoding scheme for this register is shown in
Table 3-1
.
NOTE: This register must be cleared to achieve a clock
phase offset of zero.
Reference:
Section 3.2.1.1 on page 37
R/W
0
Max_Ref_Delta
1Eh
15-0
The value programmed in this register controls the
allowed deviance from the expected frequency on the
reference HSYNC before the internal video PLL loses
lock. The encoding scheme is shown in
Table 3-3
.
Reference:
Section 3.5.4 on page 49
R/W
000Bh
Video_Status
1Fh
15-5
Reserved.
–
–
1Fh
4
Ref_H_Polarity - status register to indicate the detected
H Sync polarity ('1' for positive, '0' for negative).
This bit will be zero when no reference signal is present.
Reference:
Section 3.4.3 on page 45
R
N/A
1Fh
3
Ref_V_Polarity - status register to indicate the detected
V Sync polarity ('1' for positive, '0' for negative).
This bit will be zero when no reference signal is present
and for digital blanking input references.
Reference:
Section 3.4.3 on page 45
R
N/A
1Fh
2
Ref_Blank_Timing - status register to indicate the input
detection of H blanking vs. H sync timing (‘1’ for
blanking, '0' for sync timing).
This bit will be zero when no reference signal is present.
Reference:
Section 3.4.3 on page 45
R
N/A
1Fh
1
A_pll_Lock (GS4911B only)- this bit will be HIGH when
the generated audio clock is locked to the video clock
reference.
NOTE: This bit will remain high in the GS4910B.
Reference: bit 1 of register 15h.
R
N/A
1Fh
0
V_pll_Lock - this bit will be HIGH when the generated
video clock is locked to the H Sync input reference.
Reference: bit 1 of register 15h.
R
N/A
Table 3-13: Configuration and Status Registers (Continued)
Register Name
Address
Bit
Description
R/W
Default
相關(guān)PDF資料 |
PDF描述 |
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| GS4911B | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
| GS4911BCNE3 | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
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