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參數(shù)資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 64/384頁 |
| 文件大小： | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應用： | 測試設備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
10.9 Fractional Payload Controller
10.9.1 General Description
The Fractional Payload Controller allows the user to utilize a fraction of the DS3/E3 payload for ATM cell or HDLC
packets. The unused DS3/E3 payload is considered fractional overhead and can be used as a proprietary data
link. The allocation given to the fractional payload is programmable controlled using internal counters or controlled
externally. The fractional overhead data can optionally be programmed to transmit all 0’s, all 1’s, a 1010 pattern, or
insert data from an external source.
The Fractional Payload Controller de-maps fractional payload and overhead data from the DS3/E3 payload in the
receive direction and maps fractional payload and overhead data into the DS3/E3 payload in the transmit direction.
The receive direction extracts the fractional payload and fractional overhead data bits from the receive DS3/E3
payload, performs fractional payload/overhead data demultiplexing, sends the fractional payload to the ATM/packet
processor, and sends the fractional overhead data to an external interface.
The transmit direction accepts the fractional overhead from an internal register or the external interface and
fractional payload data from the ATM/packet processor, performs fractional overhead/payload data multiplexing,
and inserts the fractional overhead and payload data into the transmit DS3/E3 payload.
See Figure 10-34 for the location of the Fractional Payload Controller in the DS316x devices.
Figure 10-34. Fractional Payload Controller Detailed Block Diagram
IEEE P1149.1
JTAG Test
Access Port
Microprocessor
Interface
HDLC
FEAC
LLB
DLB
DS3 / E3
Transmit
Formatter
DS3 / E3
Receive
Framer
Trail
Trace
Buffer
Tx Cell
Processor
Tx
FIFO
System
In
te
rfa
ce
Rx
Cell
Processor
Rx
FIFO
Tx Packet
Processor
SLB
Rx
Packet
Processor
TAIS
TUA1
TX
FRAC/
PLCP
RX FRAC/
PLCP
Clock
Rate
Adapter
TX BERT
RX BERT
PLB
ALB
UA1
GEN
B3ZS/
HDB3
Encoder
B3ZS/
HDB3
Decoder
10.9.2 Features
Programmable payload allocation – The payload data and fractional overhead allocation can be
programmed via registers.
Externally controlled payload allocation – The payload data and fractional overhead allocation can be
controlled by an external source via pins.
Fractional overhead extraction and insertion – Extracts all fractional overhead from the DS3/E3 payload
and sends it to an external serial interface. Inserts all fractional overhead from a serial interface and into the
transmit DS3/E3 payload. Optionally, the transmit fractional overhead can be set to insert all 0’s, all 1’s, or a
1010 pattern.
相關PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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