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參數(shù)資料
| 型號(hào)： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 240/384頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應(yīng)用： | 測試設(shè)備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
Bit 0: Out Of Frame Interrupt Enable (OOFIE) – This bit enables an interrupt if the OOFL bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Register Name:
PLCP.RSRIE2
Register Description:
PLCP Receive Status Register Interrupt Enable #2
Register Address:
(1,3,5,7)6Eh
Bit #
15
14
13
12
11
10
9
8
Name
--
RZ6IE
RZ5IE
RZ4IE
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
RZ3IE
RZ2IE
RZ1IE
RM2IE
RM1IE
RF1IE
LSSIE
LSSUIE
Default
0
Bit 10: Receive Z6 Byte Interrupt Enable (RZ6IE) – This bit enables an interrupt if the RZ6L bit is set and the bit
in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set. (This bit is unused in E3 mode).
0 = interrupt disabled
1 = interrupt enabled
Bit 9: Receive Z5 Byte Interrupt Enable (RZ5IE) – This bit enables an interrupt if the RZ5L bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set. (This bit is unused in E3 mode).
0 = interrupt disabled
1 = interrupt enabled
Bit 8: Receive Z4 Byte Interrupt Enable (RZ4IE) – This bit enables an interrupt if the RZ4L bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set. (This bit is unused in E3 mode).
0 = interrupt disabled
1 = interrupt enabled
Bit 7: Receive Z3 Byte Interrupt Enable (RZ3IE) – This bit enables an interrupt if the RZ3L bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 6: Receive Z2 Byte Interrupt Enable (RZ2IE) – This bit enables an interrupt if the RZ2L bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 5: Receive Z1 Byte Interrupt Enable (RZ1IE) – This bit enables an interrupt if the RZ1L bit is set and the bit in
GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 4: Receive M2 Byte Interrupt Enable (RM2IE) – This bit enables an interrupt if the RM2L bit is set and the bit
in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
Bit 3: Receive M1 Byte Interrupt Enable (RM1IE) – This bit enables an interrupt if the RM1L bit is set and the bit
in GL.ISRIE.PSRIE[4:1] that corresponds to this port is set.
0 = interrupt disabled
1 = interrupt enabled
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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