參數(shù)資料
型號： DS3164N
廠商： Maxim Integrated Products
文件頁數(shù)： 193/384頁
文件大小： 0K
描述： IC QUAD ATM/PACKET PHY 400-PBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 1
類型： PHY 收發(fā)器
應(yīng)用： 測試設(shè)備
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
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DS3161/DS3162/DS3163/DS3164
Bit 1: Transmit Single Error Insert (TSEI) – This bit causes an error of the enabled type(s) to be inserted in the
transmit data stream if manual error insertion is disabled (MEIMS = 0). A 0 to 1 transition causes a single error to
be inserted. For a second error to be inserted, this bit must be set to 0, and back to 1. Note: If MEIMS is low, and
this bit transitions more than once between error insertion opportunities, only one error will be inserted.
Bit 0: Manual Error Insert Mode Select (MEIMS) – When 0, error insertion is initiated by the TSEI register bit.
When 1, error insertion is initiated by the transmit manual error insertion signal (TMEI). Note: If TMEI or TSEI is
one, changing the state of this bit may cause an error to be inserted.
12.10.2 Receive DS3 Register Map
The receive DS3 utilizes eleven registers. Two registers are shared for C-Bit and M23 DS3 modes. The M23 DS3
mode does not use the RFEBER or RCPECR count registers.
Table 12-34. Receive DS3 Framer Register Map
Address
Register
Register Description
(1,3,5,7)20h
T3.RCR
T3 Receive Control Register
(1,3,5,7)22h
--
Reserved
(1,3,5,7)24h
T3.RSR1
T3 Receive Status Register #1
(1,3,5,7)26h
T3.RSR2
T3 Receive Status Register #2
(1,3,5,7)28h
T3.RSRL1
T3 Receive Status Register Latched #1
(1,3,5,7)2Ah
T3.RSRL2
T3 Receive Status Register Latched #2
(1,3,5,7)2Ch
T3.RSRIE1
T3 Receive Status Register Interrupt Enable #1
(1,3,5,7)2Eh
T3.RSRIE2
T3 Receive Status Register Interrupt Enable #2
(1,3,5,7)30h
--
Reserved
(1,3,5,7)32h
--
Reserved
(1,3,5,7)34h
T3.RFECR
T3 Receive Framing Error Count Register
(1,3,5,7)36h
T3.RPECR
T3 Receive P-bit Parity Error Count Register
(1,3,5,7)38h
T3.RFBECR T3 Receive Far-End Block Error Count Register
(1,3,5,7)3Ah
T3.RCPECR T3 Receive C-bit Parity Error Count Register
(1,3,5,7)3Ch
--
Unused
(1,3,5,7)3Eh
--
Unused
12.10.2.1 Register Bit Descriptions
Register Name:
T3.RCR
Register Description:
T3 Receive Control Register
Register Address:
(1,3,5,7)20h
Bit #
15
14
13
12
11
10
9
8
Name
Reserved
COVHD
MAOD
MDAISI
AAISD
ECC
FECC1
FECC0
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
RAILE
RAILD
RAIOD
RAIAD
ROMD
LIP1
LIP0
FRSYNC
Default
0
Bit 14: C-bit Overhead Masking Disable (COVHD) – When 0, the C-bit positions will be marked as overhead
(RDENn=0). When 1, the C-bit positions will be marked as data (RDENn=1). This bit is ignored in C-bit DS3 mode
or when the ROMD bit is set to one.
Bit 13: Multiframe Alignment OOF Disable (MAOD) – When 0, an OOF condition is declared whenever an
OOMF or SEF condition is declared. When 1, an OOF condition is declared only when an SEF condition is
declared.
相關(guān)PDF資料
PDF描述
AMC22DRYN-S93 CONN EDGECARD 44POS DIP .100 SLD
AMC22DRYH-S93 CONN EDGECARD 44POS DIP .100 SLD
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24AA08T-I/MNY IC EEPROM 8KBIT 400KHZ 8TDFN
HMC35DRYI-S13 CONN EDGECARD 70POS .100 EXTEND
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DS3166 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays
DS3166N 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays
DS3168 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays
DS3168N 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays
DS316CC-F8 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk
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