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參數(shù)資料
| 型號(hào)： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁(yè)數(shù)： | 47/384頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應(yīng)用： | 測(cè)試設(shè)備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
multiple errors are considered errored cells. If errored cell extraction is enabled, errored cells are discarded, and
the errored cell count is incremented. If errored cell extraction is disabled, errored cells are passed on. If a cell is
received with an incorrect HEC, HEC error monitoring transitions to the “Detection” state. In the “Detection” state,
good cells are passed on. Cells received with one or more errors are considered errored cells. If m cells are
received with a correct HEC or the data path cell boundary is updated, HEC error monitoring will transition to the
“Correction” state. The value of m is programmable (1, 2, 4, or 8). The HEC Error Monitoring state diagram is
shown in Figure 10-26. HEC Error Monitoring starts in the “Correction” state. If header error correction is disabled,
HEC error monitoring will remain in the “Detection” state. If cell processing is disabled, HEC error monitoring will
not be performed.
Figure 10-26. HEC Error Monitoring State Diagram
Detection
C orrection
m th good cell
corrected cell
errored cell
cell boundary update
HEC byte filtering discards the HEC byte. If HEC transfer is disabled in the receive system interface, the HEC byte
is extracted from the cell and discarded. The resulting 52-byte cell is then passed on for storage in the Receive
FIFO. If HEC transfer is enabled, the 53-byte cell is passed on for storage in the Receive FIFO. If cell processing is
disabled, HEC byte filtering will not be performed.
Bit reordering changes the bit order of each byte. If bit reordering is enabled, the incoming 8-bit data stream
DT[7:0] with DT[7] being the MSB and DT[0] being the LSB is rearranged so that the MSB is in DT[0] and the LSB
is in DT[7] of the outgoing FIFO data stream DT[7:0]. In bit synchronous mode, DT[7] is the first bit received.
Once all cell processing has been completed, the 8-bit parallel data stream is demultiplexed into a 32-bit parallel
data stream and passed on to the Receive FIFO. Cells are stored in the Receive FIFO in a cell format, regardless
of whether or not they are transferred across a UTOPIA or POS-PHY interface. The cell format for a 53-byte cell
with a 32-bit bus is shown in Figure 10-27. The cell format for a 52-byte cell with a 32-bit bus is shown in
Figure 10-27. Cell Format for 53-Byte Cell With 32-Bit Data Bus
Bit 31
Bit 0
Header 1
Header 2
Header 3
Header 4
1
st Transfer
HEC
00h
2
nd Transfer
Payload 1
Payload 2
Payload 3
Payload 4
3
rd Transfer
Payload 5
Payload 6
Payload 7
Payload 8
4
th Transfer
Payload 41
Payload 42
Payload 43
Payload 44
13
th Transfer
Payload 45
Payload 46
Payload 47
Payload 48
14
th Transfer
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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