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參數(shù)資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 21/384頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應(yīng)用： | 測試設(shè)備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
10.5.6 Trail Trace
There is a single Trail Trace controller for use in line maintenance protocols. The E3-G.832 and PLCP framers can
use the trail trace controller and it is shared automatically since the E3-G.832 and PLCP framing can not be
enabled at the same time.
10.5.7 BERT
There is a Bit Error Rate Test (BERT) circuit for each port for use in generating and detecting test signals in the
payload bits. The BERT can generate and detect PRBS patterns up to 2^32-1 bits as well as repeating patterns up
to 32 bits long. The generated BERT signal replaces the cells or packets from the system interface when the BERT
is enabled by setting the PORT.CR1.BENA.
The cells or packets from the system interface will still be processed using the same bit rate as when the BERT
was not enabled. Any transmit cells will be simply discarded when the BERT is enabled, and any cells or packets
on the line interface will be processed and sent to the system bus when the BERT is enabled. The TDENn and
RDENn pins will still be active but the data on the TSERn pin will be discarded when the BERT is enabled.
10.5.8 Fractional Payload Controller
The Fractional Payload Controller allows the user flexibility to control sub-rate datastreams. The Fractional
Payload Controller performs fractional overhead/payload data multiplexing. Fractional overhead is sourced from
either an internal register or the external interface. The allocation of the DS3/E3 payload is also controlled either
internally (internally controlled mode) or through the external interface (externally controlled mode).
The third option is Flexible Mode, which allows the user to externally multiplex payload and overhead, bypassing
the Fractional Payload Controller.
10.5.9 PLCP/Fractional port pins
The PLCP/Fractional port pins have multiple functions based on the framing mode the device is in as well as other
pin mode select bits.
10.5.9.1 Transmit PLCP/Fractional port pins
The transmit PLCP/Fractional pins are TSOFIn / TOHMIn, TPOHn / TFOHn / TSERn, TPOHENn / TFOHENIn /
TPDENIn, TPOHSOFn / TSOFOn / TDENn / TFOHENOn, TPDENOn, TPDATn, and TPOHCLKn / TCLKOn /
TGCLKn. They have different functions based on the framing mode and other pin mode bits. Unused input pin
functions should drive a logic zero into the device circuits expecting a signal from that pin. The control bits that
configure
the
pins’
modes
are
PORT.CR2.FM[5:0],
PORT.CR3.TPFPE,
PORT.CR3.TSOFOS
and
PORT.CR3.TCLKS.
Table 10-18 to Table 10-24 describe the function selected by the FM bits and other pin mode bits for the
multiplexed pins.
Table 10-18. TSOFIn / TOHMIn Input Pin Functions
FM[5:0]
Pin function
0XXX00 (FRM)
TSOFIn
0XXX1X (FRM)
TSOFIn
0XXX01 (OHM)
TOHMIn
1XX0X1 (OHM)
TOHMIn
1XX0X0 (UFRM)
Not used
1XX1XX (UFRM)
Not used
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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