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參數資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 230/384頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應用： | 測試設備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
12.12 DS3/E3 PLCP
12.12.1 Transmit Side PLCP
The transmit side utilizes seven registers.
12.12.1.1 Register Map
Table 12-43. Transmit Side PLCP Register Map
Address
Register
Register Description
(1,3,5,7)50h
PLCP.TCR
PLCP Transmit Control Register
(1,3,5,7)52h
PLCP.TEIR
PLCP Transmit Error Insertion Register
(1,3,5,7)54h
PLCP.TFGBR
PLCP Transmit F1 and G1 Byte Register
(1,3,5,7)56h
PLCP.TM12BR
PLCP Transmit M1 and M2 Byte Register
(1,3,5,7)58h
PLCP.TZ12BR
PLCP Transmit Z1 and Z2 Byte Register
(1,3,5,7)5Ah
PLCP.TZ34BR
PLCP Transmit Z3 and Z4 Byte Register
(1,3,5,7)5Ch
PLCP.TZ56BR
PLCP Transmit Z5 and Z6 Byte Register
(1,3,5,7)5Eh
--
Unused
12.12.1.2 Register Bit Descriptions
Register Name:
PLCP.TCR
Register Description:
PLCP Transmit Control Register
Register Address:
(1,3,5,7)50h
Bit #
15
14
13
12
11
10
9
8
Name
--
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TMC1
TMC0
TF1C1
TF1C0
AREID
Default
0
Bits 4 to 3: Transmit M2 and M1 Byte Control (TMC[1:0]) – These two bits control the source of the transmit M2
and M1 bytes.
00 = concatenated M1 and M2 (128 kHz) from transmit HDLC controller.
01 = M2 (64 kHz) from transmit HDLC controller; M1 from M1 byte register (PLCP.TM12BR).
10 = M2 from M2 byte register; M1 (64 kHz) from transmit HDLC controller.
11 = M2 from M2 byte register; M1 from M1 byte register
Bits 2 to 1: Transmit F1 Byte Control (TF1C[1:0]) – These two bits control the source of the transmit F1 byte.
00 = transmit Trail Trace controller.
01 = transmit HDLC controller.
10 = F1 byte register (PLCP.TFGBR).
11 = reserved
Note: If TMC[1:0] is 00 and TF1C[1:0] is 01, the F1 byte will be invalid. If TMC[1:0] is 01 and TF1C[1:0] is 01, both
M2 and F1 will carry the transmit HDLC data link. If TMC[1:0] is 10 and TF1C[1:0] is 01, both M1 and F1 will carry
the transmit HDLC data link. When F1 and M# both carry the transmit HDLC data link, the F1 byte and M# byte in
the same frame may or may not be equal.
Bit 0: Automatic REI Defeat (AREID) – When 0, the REI is automatically generated based upon the parity (BIP-8)
errors detected in the receive PLCP Frame Processor. When 1, the REI is inserted from the G1 register bits
TREI[3:0].
相關PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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