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參數資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 274/384頁 |
| 文件大小： | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應用： | 測試設備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
12.14.3 Transmit Packet Processor Register Map
The transmit packet processor block utilizes ten registers. Note: These registers are shared with the transmit cell
processor registers.
Table 12-50. Transmit Packet Processor Register Map
Address
Register
Register Description
(1,3,5,7)A0h
PP.TCR
Packet Processor Transmit Control Register
(1,3,5,7)A2h
PP.TIFGC
Packet Processor Transmit Inter-Frame Gapping Control Register
(1,3,5,7)A4h
PP.TEPC
Packet Processor Transmit Errored Packet Control Register
(1,3,5,7)A6h
--
Reserved
(1,3,5,7)A8h
--
Reserved
(1,3,5,7)AAh
--
Reserved
(1,3,5,7)ACh
--
Reserved
(1,3,5,7)AEh
PP.TSR
Packet Processor Transmit Status Register
(1,3,5,7)B0h
PP.TSRL
Packet Processor Transmit Status Register Latched
(1,3,5,7)B2h
PP.TSRIE
Packet Processor Transmit Status Register Interrupt Enable
(1,3,5,7)B4h
PP.TPCR1 Packet Processor Transmit Packet Count Register #1
(1,3,5,7)B6h
PP.TPCR2 Packet Processor Transmit Packet Count Register #2
(1,3,5,7)B8h
PP.TBCR1 Packet Processor Transmit Byte Count Register #1
(1,3,5,7)BAh
PP.TBCR2 Packet Processor Transmit Byte Count Register #2
(1,3,5,7)BCh
--
Unused
(1,3,5,7)BEh
--
Unused
12.14.3.1 Register Bit Descriptions
Register Name:
PP.TCR
Register Description:
Packet Processor Transmit Control Register
Register Address:
(1,3,5,7)A0h
Bit #
15
14
13
12
11
10
9
8
Name
--
Reserved
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TFAD
TF16
TIFV
TSD
TBRE
TPTE
Default
0
Bit 5: Transmit FCS Append Disable (TFAD) – This bit controls whether or not an FCS is appended to the end of
each packet. When 0, the calculated FCS bytes are appended to the end of the packet. When 1, the packet is
transmitted without an FCS.
Bit 4: Transmit FCS-16 Enable (TF16) – When 0, the FCS processing uses a 32-bit FCS. When 1, the FCS
processing uses a 16-bit FCS
Bit 3: Transmit Bit Synchronous Inter-frame Fill Value (TIFV) – When 0, inter-frame fill is done with the flag
sequence (7Eh). When 1, inter-frame fill is done with all ones. This bit is ignored in octet-aligned mode.
Bit 2: Transmit Scrambling Disable (TSD) – When 0, scrambling is performed. When 1, scrambling is disabled.
Bit 1: Transmit Bit Reordering Enable (TBRE) – When 0, bit reordering is disabled (The first bit transmitted is
from the MSB of the transmit FIFO byte). When 1, bit reordering is enabled (The first bit transmitted is from the LSB
of the transmit FIFO byte).
相關PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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