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參數(shù)資料
| 型號(hào)： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 252/384頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應(yīng)用： | 測(cè)試設(shè)備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
12.14 Cell/Packet Processor
12.14.1 Transmit Cell Processor Register Map
The transmit cell processor block has eleven registers. Note: These registers are shared with the transmit packet
processors.
Table 12-47. Transmit Cell Processor Register Map
ADDRESS
REGISTER
REGISTER DESCRIPTION
(1,3,5,7)A0h
CP.TCR
Cell Processor Transmit Control Register
(1,3,5,7)A2h
--
Reserved
(1,3,5,7)A4h
CP.TECC
Cell Processor Transmit Erred Cell Control Register
(1,3,5,7)A6h
CP.THMRC
Cell Processor Transmit HEC Error Mask Control Register
(1,3,5,7)A8h
CP.THPC1
Cell Processor Transmit Header Pattern Control Register #1
(1,3,5,7)AAh
CP.THPC2
Cell Processor Transmit Header Pattern Control Register #2
(1,3,5,7)ACh
CP.TFPPC
Cell Processor Transmit Fill Cell Payload Pattern Control Register
(1,3,5,7)AEh
CP.TSR
Cell Processor Transmit Status Register
(1,3,5,7)B0h
CP.TSRL
Cell Processor Transmit Status Register Latched
(1,3,5,7)B2h
CP.TSRIE
Cell Processor Transmit Status Register Interrupt Enable
(1,3,5,7)B4h
CP.TCCR1
Cell Processor Transmit Cell Count Register #1
(1,3,5,7)B6h
CP.TCCR2
Cell Processor Transmit Cell Count Register #2
(1,3,5,7)B8h
--
Reserved
(1,3,5,7)BAh
--
Reserved
(1,3,5,7)BCh
--
Unused
(1,3,5,7)BEh
--
Unused
12.14.1.1 Register Bit Descriptions
Register Name:
CP.TCR
Register Description:
Cell Processor Transmit Control Register
Register Address:
(1,3,5,7)A0h
Bit #
15
14
13
12
11
10
9
8
Name
--
TDSE
TDHE
THPE
TCPAD
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TFCH
TFCP
THSE
TSD
TBRE
TCPD
Default
0
Bit 11: Transmit DSS Scrambling Enable (TDSE) – When 0, self-synchronous scrambling is enabled. When 1,
DSS scrambling is enabled. DSS mode is only applicable for un-framed or clear channel framing and bit
synchronous modes. This bit is ignored if scrambling is disabled. Note: In byte synchronous and cell pass-through
modes self-synchronous scrambling is enabled regardless of the setting of this bit.
Bit 10: Transmit DQDB HEC Processing Enable (TDHE) – When 0, the HEC is calculated over all four-header
bytes. When 1, only the last three header bytes are used for HEC calculation.
Bit 9: Transmit HEC Pass-through Enable (THPE) – When 0, the calculated HEC byte will overwrite the HEC
byte in the cell. When 1, the HEC byte in the cell is passed through. Note: The calculated HEC is always inserted
into cells that are received without a HEC byte.
Bit 8: Transmit HEC Coset Polynomial Addition Disable (TCPAD) – When 0, the HEC coset polynomial
addition is performed prior to inserting the HEC byte. When 1, HEC coset polynomial addition is disabled
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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