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參數(shù)資料
| 型號(hào)： | 935268386557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁(yè)數(shù)： | 86/532頁(yè) |
| 文件大?。?/td> | 1895K |
| 代理商： | 935268386557 |
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TM1300 Data Book
Philips Semiconductors
12-2
PRODUCT SPECIFICATION
12.4
MEMORY DEVICES SUPPORTED
The devices and organizations supported can be config-
ured as listed in Table 12-2. All devices must have a
LVTTL, 3.3-V interface.
Refer to Section 12.8, “Address Mapping,” in order to
evaluate the support of 2-bank, 64-Mbit devices. These
devices are not widely used and not described in the fol-
lowing sections.
12.4.1
SDRAM
TM1300 supports synchronous DRAM chips directly.
SDRAM has a fast, synchronous interface that permits
burst transfers at 1 word per clock cycle. The memory in-
side an SDRAM device is divided into two or four banks;
the SDRAM implements interleaved bank access to sus-
tain maximum bandwidth.
SDRAM devices implement a power down mechanism
with self-refresh. TM1300’s power management takes
advantage of this mechanism.
TM1300 supports only Jedec-compatible SDRAM with
two or four internal banks of memory per device.
12.4.2
SGRAM
Also supported in TM1300 systems, SGRAM is essen-
tially an SDRAM with additional features for raster graph-
ics functions. The device type is standardized by Jedec
and offered by multiple DRAM vendors. Tying the DSF
input of an SGRAM low makes the device operates like
a standard 32-bit-wide SDRAM and thus compatible with
the TM1300 memory interface.
12.5
MEMORY GRANULARITY AND SIZES
TM1300 supports a variety of memory sizes thanks to:
Many possible congurations of SDRAM devices
Support for up to four memory ranks
The minimum memory size is 512 KB using two
2
×64K×16 SDRAM devices on the 32-bit data bus. Up to
four memory devices can be connected without any glue
logic and without sacrificing performance. The maximum
memory size with full performance is 32 MB using four
4
×1M×16 SDRAM chips, four 4 x 512K x 32, or two
8
×1M×16 on a 32-bit data bus.
Larger memories can be constructed using more devic-
es. To do so, the frequency of the memory interface must
be lowered to account for extra propagation delay due to
the excessive loading on the interface signals (see Sec-
tion 12.13, “Output Driver Capacity”).
The following rules apply to memory rank design:
All devices in a rank must be of the same type.
All ranks must be a power of two in size.
All ranks must be of equal size.
Table 12-3 lists some example memory system designs.
Refer to the TM1100 Databook for smaller memory con-
figurations. Note:
Some of these congurations may not be economi-
cally attractive due to the price premium.
‘Max. MHz’ refers to the memory interface/SDRAM
speed, not the TM1300 core operating frequency.
Table 12-2. Supported Rank Congurations
Device Size
(Mbit)
Device(s)
Rank Size
22
× 64K × 16 SDRAM
512 KB
42
× 128K × 16 SDRAM
1 MB
82
× 128K × 32 SGRAM
1 MB
16
2
× 256K × 32 SGRAM
2 MB
2
× 512K × 16 SDRAM
4 MB
2
× 1M × 8 SDRAM
8 MB
2
× 2M × 4 SDRAM
16 MB
64
4
× 512K × 32 SDRAM
8 MB
4
× 1M × 16 SDRAM
16 MB
4
× 2M × 8 SDRAMa
32b MB
128
4
× 1M × 32 SDRAM
16 MB
128a
a.
Limited support for a 32-MB configuration only.
4
× 2M × 16 SDRAM
32b MB
b.
However MM_CONFIG.SIZE is 16 MB (i.e. 6).
Figure 12-1. A high-performance memory interface connects the TM1300 internal highway bus to external
SDRAM or SGRAM. The interface is glueless for an array of up to four devices.
TM1300
Memory
Interface
Chip Selects#
Address,
Clock Enables,
RAS#, CAS#, WE#
Byte Enables[3:0]
Clock
Data[31:0]
CS#
Address, Control
DQM[3:0]
CLK
DQ[31:0]
33
SDRAM
Memory
Array
Data
Highway
TM1300
On-Chip
Peripherals
DSPCPU
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