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參數(shù)資料
| 型號： | 935268386557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 187/532頁 |
| 文件大?。?/td> | 1895K |
| 代理商： | 935268386557 |
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Philips Semiconductors
Arbiter
PRODUCT SPECIFICATION
20-5
20.5
ARBITER PROGRAMMING
The TM1300 arbiter accepts programmable bandwidth
weights to directly control the percentage of bandwidth
allocated to each unit. In the worst case all bandwidth is
used. If not all of the bandwidth is used, then all units
eventually get their desired bandwidth (as the bus be-
comes free) regardless of the weights. However, the
weights still indirectly guarantee each unit a worst-case
latency, which is important for the real-time behavior.
There are two basic types of TM1300 coprocessor and
peripheral units. The first type is units which have hard
real-time constraints, i.e. VO, VI, AO and AI. To ensure
multimedia functionality, these units must be able to ac-
quire the bus within a fixed amount of time in order to fill
or empty a buffer before it over- or underflows.
The second type, the CPU, PCI, ICP, VLD and DVDD
units, can absorb long latencies but performance is en-
hanced (there are fewer stall cycles or waiting cycles) if
latency is short. The bandwidth requirement is usually
known and depends on the application. It is especially
well known that ICP and VLD or DVDD have a fixed
bandwidth requirements in multimedia applications.
For the TM1300 DSPCPU, latency is of prime impor-
tance. CPU performance reduces as average latency in-
creases. The design of the arbiter guarantees that the
DSPCPU gets all unused bus bandwidth with lowest pos-
sible latency. Optimal operation is achieved if the arbiter
is set in such a way that the DSPCPU has the best pos-
sible latency given the required latency and bandwidth of
units active in the application.
To pick programmable weights and priority raising de-
lays, the following procedure is recommended:
1. Try to keep CPU weight as high as possible through
the remaining steps.
2. Pick weights sufcient to guarantee latency to hard
real-time peripherals (see Section 20.5.1).
3. Pick weights for remaining peripherals in order to give
enough bandwidth to each (see Section 20.5.2). Step
2 above has priority, because bandwidth can be ac-
quired as the bus becomes free and because the hard
real-time units use a known amount of bandwidth.
4. If latency and bandwidth slack remains, increase pri-
ority raise delays in order to improve average CPU la-
tency.
20.5.1
Latency Analysis
In the following, ceil(X) is the least integral value greater
than or equal to X.
Latency is defined in each real-time unit chapter through
this databook. Refer to the related sections to find out the
latency requirement according to the mode and clock
speed at which the unit is operating.
This latency value has to be larger than the maximum la-
tency Lx (in nanoseconds) guaranteed by the arbiter.
For a unit x the arbiter guarantees a latency of:
Lx = Lx,sc * (SDRAM cycle time in ns)
where
Lx,sc = (Dx * T) + E + ceil(Dx * T / Kd) * K + ceil(16*Rx/C)
is the latency in SDRAM clock cycles.
Latency in CPU clock cycles is defined by:
Lx,cc = ceil(Lx,sc * C)
The symbols are defined as follows:
T = 20 cycles (transaction length, assuming worst case
pattern alternating reads and writes).
E = 10 cycles (extra delay in case the first transaction
made by the CPU requires a different bank order to sat-
isfy the critical word first.
K = 19 cycles (refresh transaction length).
Kd is the programmed refresh interval (see Section 12.11
on page 12-6).
C is the CPU/SDRAM ratio (i.e. 5/4, 4/3, 3/2, 2/1 or 1 as
explained in Section 12.6.2 on page 12-3).
Rx is the priority raise delay of unit x as stored in MMIO
register ARB_RAISE (see Section 20.2).
Rx = 0 for units other than VO, VI, PCI or VLD.
Dx is the worst case number of requests that the arbiter
allows before the request from unit x goes through.
Dx includes the transaction from unit x (the unit which
needs the data) as well as the internal implementation
delays that occur in the transaction.
Dx is derived from the arbiter settings as follows:
D
CPU
ceil
CPU
weight
L2
weight
+
CPU
weight
-------------------------------------------------------
=
D
VO
ceil
VO
weight
L3
weight
+
VO
weight
--------------------------------------------------
D
2
×
1
+
=
D
ICP
ceil
ICP
weight
L4
weight
+
ICP
weight
----------------------------------------------------
D
3
×
1
+
=
D
VI
ceil
VI
weight
L5
weight
+
VI
weight
------------------------------------------------
D
4
×
1
+
=
D
PCI
ceil
PCI
weight
L6
weight
+
PCI
weight
----------------------------------------------------
D
5
×
1
+
=
D
VLD
ceil
211011
+++++
2
-------------------------------------------------
D
6
×
1
+
=
D
AI
ceil
211011
+++++
1
-------------------------------------------------
D
6
×
1
+
=
D
AO
ceil
211011
+++++
1
-------------------------------------------------
D
6
×
1
+
=
D
DVDD
ceil
211011
+++++
1
-------------------------------------------------
D
6
×
1
+
=
D
SPDO
ceil
211011
+++++
1
-------------------------------------------------
D
6
×
1
+
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935267050025 | SPECIALTY CONSUMER CIRCUIT, UUC |
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| 935267052005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267395518 | COLOR SIGNAL DECODER, PBGA156 |
| 935267395551 | COLOR SIGNAL DECODER, PBGA156 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| 935269544557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-2US1-V1.3 |
| 935269987557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-1US1-V1.8 SUBBED TO 935269987557 |
| 935270713557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC CHP |
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